频率可调节的多路差分时钟输出电路及装置的制作方法

1.本发明涉及脉冲技术领域，尤其涉及一种频率可调节的多路差分时钟输出电路及装置。


背景技术：

2.随着集成电路的发展，电子设备内部单元越发往高精度和微型化发展，因此，微电子设备也越发受到关注。主流微电子设备需要通过高速接口来实现功能扩展，而这些高速接口的功能则需要依靠不同频率、不同格式的差分时钟来实现。
3.然而，现有的差分时钟输出电路一般只支持输出单路时钟信号，或者输出时钟信号的时钟频率不可调节且用途单一，因此为了实现各高速接口的功能，在实际应用中微电子设备的需要设置多个差分时钟输出电路，从而导致微电子设备的硬件扩展电路通常较为复杂，硬件成本较高。
4.上述内容仅用于辅助理解本发明的技术方案，并不代表承认上述内容是现有技术。


技术实现要素：

5.本发明的主要目的在于提供了一种频率可调节的多路差分时钟输出电路及装置，旨在解决现有时钟输出电路只能提供单路时钟输出或频率不可调节的时钟输出，从而导致现有微电子设备硬件扩展电路结构复杂，硬件成本较高的技术问题。
6.为实现上述目的，本发明提供了一种频率可调节的多路差分时钟输出电路，所述多路差分时钟输出电路包括：振荡电路、频率获取电路和时钟输出电路；所述时钟输出电路分别与所述振荡电路、所述频率获取电路连接；所述振荡电路，用于为所述时钟输出电路提供初始时钟信号；所述频率获取电路，用于获取待输出的差分时钟信号的目标频率，并将所述目标频率发送至所述时钟输出电路；所述时钟输出电路，用于根据所述初始时钟信号和所述目标频率生成目标差分时钟信号，并将所述目标差分时钟信号通过对应的目标输出端口输出。
7.可选地，所述时钟输出电路包括：主时钟芯片、第一电阻、第二电阻、第三电阻、第四电阻和输出端口；所述主时钟芯片分别与所述振荡电路和所述频率获取电路连接；所述第一电阻的第一端与所述主时钟芯片的第一时钟输出引脚相连接，所述第一电阻的第二端分别与所述第三电阻的第一端和所述输出端口的第一接口连接；所述第二电阻的第一端与所述主时钟芯片的第二时钟输出引脚相连接，所述第二电阻的第二端分别与所述第四电阻的第一端和所述输出端口的第二接口连接；所述第三电阻的第二端、所述第四电阻的第二端、所述输出端口的第三接口、所述输出端口的第四接口和所述主时钟芯片的接地引脚均接地。
8.可选地，所述振荡电路包括：晶振、第五电阻、第六电阻、第七电阻；所述晶振的第一端分别与所述第五电阻的第二端和所述第七电阻的第一端连接，所述第五电阻的第一端与主时钟芯片的第一晶振引脚连接；所述晶振的第二端与所述主时钟芯片的第一晶振接地引脚连接；所述晶振的第三端分别与所述第七电阻的第二端和所述第六电阻的第二端连接，所述第六电阻的第一端与所述主时钟芯片的第二晶振引脚连接；所述晶振的第四端与所述主时钟芯片的第二晶振接地引脚连接。
9.可选地，所述频率获取电路包括：第八电阻，第九电阻，第十电阻，第十一电阻和数据获取端口；所述第八电阻的第一端与所述数据获取端口的第一端连接，所述第八电阻的第二端分别与所述第十电阻的第一端和主时钟芯片的总线时钟引脚连接；所述第九电阻的第一端与所述数据获取端口的第二端连接，所述第九电阻的第二端分别与所述第十一电阻的第一端和主时钟芯片的总线数据引脚连接。；可选地，所述多路差分时钟输出电路还包括：电源电路；所述电源电路分别与所述频率获取电路和所述时钟输出电路连接；所述电源电路，用于为所述频率获取电路和所述时钟输出电路提供电源电压。
10.可选地，所述电源电路包括：过压保护电路、电源转换电路；其中，所述过压保护电路分别与电源和所述电源转换电路连接，所述电源转换电路分别与所述频率获取电路和所述时钟输出电路连接；所述过压保护电路，用于接收电源电压，并在所述电源电压超过预设安全值时，断开与所述电源转换电路的连接；所述过压保护电路，还用于在所述电源电压未超过所述预设安全值时，将所述电源电压输出至所述电源转换电路；所述电源转换电路，用于将所述电源电压转换为第一电压和第二电压，并将所述第一电压输送至所述频率获取电路和所述时钟输出电路，将所述第二电压输送至所述时钟输出电路。
11.可选地，所述过压保护电路包括：第十二至第十八电阻、第一至第二nmos管、第一pmos管，第一电容；所述第一nmos管的栅极分别与所述第十二电阻的第一端和所述第十三电阻的第一端连接，所述第十二电阻的第二端与所述电源电路连接，所述第十三电阻的第二端与所述第一nmos管的源极均接地；所述第一nmos管的漏极分别与所述第十四电阻的第一端、所述第十五电阻的第一端和所述第二nmos管的栅极连接，所述第十四电阻的第二端与所述电源电路连接，所述第十五电阻的第二端和所述第二nmos管的源极均接地；所述第二nmos管的漏极与所述第十六电阻的第一端连接，所述第十六电阻的第二端分别与所述第十七电阻的第一端和所述第十八电阻的第一端连接，所述第十七电阻的第二端与所述电源电路连接；所述第十八电阻的第二端分别与所述第一电容的第一端和所述第一pmos管的栅极连接，所述第一电容的第二端和所述第一pmos管的源极均与所述电源电路连接，所述第
一pmos管的漏极与所述电源转换电路连接。
12.此外，为实现上述目的，本发明还提出一种频率可调节的多路时钟输出装置，所述装置包括如上文所述的频率可调节的多路差分时钟输出电路。
13.本发明公开了一种频率可调节的多路差分时钟输出电路及装置，该电路包括：振荡电路、频率获取电路和时钟输出电路，时钟输出电路分别与振荡电路、频率获取电路连接；振荡电路为时钟输出电路提供初始时钟信号，频率获取电路获取待输出的差分时钟信号的目标频率，并将目标频率发送至时钟输出电路，时钟输出电路根据初始时钟信号和目标频率生成目标差分时钟信号，并将目标差分时钟信号通过对应的目标输出端口输出。相比于现有电路只能输出单路时钟信号或时钟频率不可调的时钟信号，本发明不仅能提供多路差分时钟信号输出，并且每一路输出时钟信号的时钟频率均可根据频率获取电路获取的目标频率进行调节，并将其根据对应的目标输出端口输出。因此本发明能够同时符合不同接口的时钟频率要求，不需要设置多个时钟输出电路，有效降低了硬件成本。
附图说明
14.图1为本发明频率可调节的多路差分时钟输出电路第一实施例的功能模块图；图2为本发明频率可调节的多路差分时钟输出电路第一实施例中时钟输出电路的电路结构示意图；图3为本发明频率可调节的多路差分时钟输出电路第一实施例中振荡电路的电路结构示意图；图4为本发明频率可调节的多路差分时钟输出电路第一实施例中频率获取电路的电路结构示意图；图5为本发明多路差分时钟输出电路第二实施例的功能模块图；图6为本发明多路差分时钟输出电路第二实施例中过压保护电路的电路结构示意图。
15.附图标号说明：
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
16.应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
17.下面将结合本发明实施例中的附图，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例、基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有实施例，都属于本发明保护的范围。
18.需要说明的是，在本发明实施例中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
19.参照图1，图1为本发明频率可调节的多路差分时钟输出电路第一实施例的功能模块图。
20.如图1所示，本实施例频率可调节的多路差分时钟输出电路包括：振荡电路100、频率获取电路200和时钟输出电路300；所述时钟输出电路300分别与所述振荡电路100、所述频率获取电路200连接；所述时钟输出电路300，用于根据所述初始时钟信号和所述目标频率生成目标差分时钟信号，并将所述目标差分时钟信号通过对应的目标输出端口输出。
21.需要说明的是，目标频率为输出的时钟信号的振荡频率，通常为100mhz，目标输出端口即为最终输出目标频率差分时钟信号的数据输出端口。
22.为了便于理解参照图2进行说明，但并不对本方案进行限定。图2为本发明频率可调节的多路差分时钟输出电路第一实施例中时钟输出电路300的电路结构示意图，图中，所述时钟输出电路300包括：主时钟芯片u1、第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4和输出端口port；所述主时钟芯片u1分别与所述振荡电路100和所述频率获取电路200连接；所述第一电阻r1的第一端与所述主时钟芯片u1的第一时钟输出引脚outxp相连
接，所述第一电阻r1的第二端分别与所述第三电阻r3的第一端和所述输出端口port的第一接口连接；所述第二电阻r2的第一端与所述主时钟芯片u1的第二时钟输出引脚outxn相连接，所述第二电阻r2的第二端分别与所述第四电阻r4的第一端和所述输出端口port的第二接口连接；所述第三电阻r3的第二端、所述第四电阻r4的第二端、所述输出端口port的第三接口、所述输出端口port的第四接口和所述主时钟芯片u1的接地引脚gnd均接地。
23.需要说明的是，主时钟芯片u1通过第一晶振引脚x1、第二晶振引脚x2、第一晶振接地引脚x1g和第二晶振接地引脚x2g和振荡电路100连接。主时钟芯片u1可以将一路时钟源信号通过频率复制生成多路时钟信号，将其通过对应的输出端口进行输出，主时钟芯片u1也可以实现频率转换，输出多种不同频率的时钟信号，在本实施例中，可将上述初始时钟信号转换成与上述目标频率一致的差分时钟信号。而本实施例中的第一时钟输出引脚outxp和第二时钟输出引脚outxn对应的是一路时钟输出，其中的x可以取值1-10中任意一个整数，对应主时钟芯片u1的第一路至第十路时钟输出。例如，若x为3，则时钟信号通过第三路进行输出，对应输出引脚为out3p和out3n。
24.此外，主时钟芯片u1的电源电压引脚vdd接收的电压为第一电压vdd_auclk，第一电压vdd_auclk是核心电压，也是输入时钟信号的电压，而主时钟芯片u1的端口电源电压引脚vddo接收的电压为第二电压vdd18_io，第二电压vdd18_io对应的是输出时钟信号的电压，第二电压vdd18_io的电压值可以与第一电压vdd_auclk的电压值相同，也可以不同，例如，第一电压vdd_auclk的电压值是3.3v，而第二电压vdd18_io的电压值可以选择3.3v、2.5v、1.8v等多种电压进行输出。
25.所述振荡电路100，用于为所述时钟输出电路300提供初始时钟信号。
26.可理解的是，上述主时钟芯片u1本身无法产生频率源，它只可以对时钟信号进行复制、格式转换及电平转换，因此本实施例首先需要产生一个基准时钟信号，后续主时钟芯片u1再基于该基准时钟信号复制转换成多路不同频率的差分时钟信号，上述初始时钟信号即为该基准时钟信号。
27.为了便于理解，可参照图3进行说明，但并不对本方案进行限定。图3为本发明频率可调节的多路差分时钟输出电路第一实施例中振荡电路100的电路结构示意图，图中，所述振荡电路100包括：晶振y1、第五电阻r5、第六电阻r6、第七电阻r7。
28.如图3所示，所述振荡电路100包括：晶振y1、第五电阻r5、第六电阻r6、第七电阻r7；所述晶振y1的第一端分别与所述第五电阻r5的第二端和所述第七电阻r7的第一端连接，所述第五电阻r5的第一端与主时钟芯片u1的第一晶振引脚x1连接；所述晶振y1的第二端与所述主时钟芯片u1的第一晶振接地引脚x1g连接；所述晶振y1的第三端分别与所述第七电阻r7的第二端和所述第六电阻r6的第二端连接，所述第六电阻r6的第一端与所述主时钟芯片u1的第二晶振引脚x2连接；所述晶振y1的第四端与所述主时钟芯片u1的第二晶振接地引脚x2g连接。
29.需要说明的是，本实施例的振荡电路100中用于提供初始时钟信号的器件可以是晶振y1，晶振y1能在电路中产生振荡电流，发出振荡频率，因而可以提供精准的基准频率或
高度稳定的时钟信号，符合高速接口的高精度要求。通常，晶振y1产生的频率不会太高，本实施例中初始时钟信号的频率可以是48mhz，在实际应用中初始时钟信号还可以是其他频率，本实施例对此不加以限制。
30.所述频率获取电路200，用于获取待输出的差分时钟信号的目标频率，并将所述目标频率发送至所述时钟输出电路300；需要说明的是，所述频率获取电路200通过数据端口与计算设备进行通信，计算设备可以是具有数据处理、网络通信以及电路调试程序运行功能的设备，数据端口通常为usb接口或db-9串口，当然，其他可以传输数据的接口也可以用于通信，具体端口类型本实施例对此不加限制。
31.为了便于理解，参照图4进行说明，但并不对本方案进行限定。图4为本发明频率可调节的多路差分时钟输出电路第一实施例中频率获取电路200的电路结构示意图，图中，所述频率获取电路200包括：第八电阻r8，第九电阻r9，第十电阻r10，第十一电阻r11和数据获取端口data_port；所述第八电阻r8的第一端与所述数据获取端口data_port的第一端连接，所述第八电阻r8的第二端分别与所述第十电阻r10的第一端和主时钟芯片u1的总线时钟引脚sclk连接；所述第九电阻r9的第一端与所述数据获取端口data_port的第二端连接，所述第九电阻r9的第二端分别与所述第十一电阻r11的第一端和主时钟芯片u1的总线时钟引脚sdaio连接。
32.需要说明的是，本实施例通过数据获取端口data_port获取计算设备的时钟配置程序，程序数据中包括上述目标频率和与该目标频率对应的目标输出端口，目标输出端口和目标频率再传送至时钟输出电路300。
33.在具体实现中，可以通过usb接口获取在计算设备的运行程序中设置的目标频率和目标输出端口后，将目标频率和目标输出端口传送至时钟输出电路300，然后时钟输出电路300将振荡电路100中晶振y1产生的初始差分时钟信号复制成多路时钟信号，然后将其中一路或多路时钟信号调节成与目标频率相同频率的差分时钟信号，并将其通过目标输出端口输出。
34.本实施例公开了一种频率可调节的多路差分时钟输出电路，该电路包括：振荡电路100、频率获取电路200和时钟输出电路300，时钟输出电路300分别与振荡电路100、频率获取电路200连接；其中，振荡电路100为时钟输出电路300提供初始时钟信号，频率获取电路200获取待输出的差分时钟信号的目标频率，并将目标频率发送至时钟输出电路300，时钟输出电路300根据初始时钟信号和目标频率生成目标差分时钟信号，并将目标差分时钟信号通过对应的目标输出端口输出。相比于现有电路只能输出单路时钟信号或时钟频率不可调的时钟信号，本实施例不仅能提供多路差分时钟信号输出，并且每一路输出时钟信号的时钟频率均可根据频率获取电路200获取的目标频率进行调节，并将其根据对应的目标输出端口输出。因此本实施例能够同时符合不同接口的时钟频率要求，不需要设置多个时钟输出电路300，有效降低了硬件成本。
35.基于上述第一实施例，提出本发明频率可调节的多路差分时钟输出电路的第二实施例。
36.参考图5，图5为本发明多路差分时钟输出电路第二实施例的功能模块图。
37.如图5所示，所述多路差分时钟输出电路还包括：电源电路400；所述电源电路400分别与所述频率获取电路200和所述时钟输出电路300连接；所述电源电路400，用于为所述频率获取电路200和所述时钟输出电路300提供电源电压。
38.需要说明的是，通常获取的电源电压是浮动不稳定且容易超过芯片的电压输入范围，易造成芯片故障，甚至烧毁芯片，因此，本实施例需要对电源电压进行处理，再将其输送至频率获取电路200和时钟输出电路300。
39.进一步地，作为一种可实施方式，所述电源电路400包括：过压保护电路、电源转换电路；其中，所述过压保护电路分别与电源和所述电源转换电路连接，所述电源转换电路分别与所述频率获取电路200和所述时钟输出电路300连接；所述过压保护电路，用于接收第一电源电压ac_in，并在所述第一电源电压ac_in超过预设安全值时，断开与所述电源转换电路的连接；所述过压保护电路，还用于在所述电源电压未超过所述预设安全值时，将所述第二电源电压vdc输出至所述电源转换电路；需要说明的是，在将电源电压的浮动电压值转换为稳定的可供芯片或器件工作的电压值之前，需要先对电源电压进行监测，防止电源电压的电压值超过预设安全值，该预设安全值即为本实施例中芯片或器件的输入安全电压值，避免烧毁芯片或器件。
40.为了便于理解，参考图6对过压保护电路进行说明，但并不对本方案进行限定。图6为本发明多路差分时钟输出电路第二实施例中过压保护电路的电路结构示意图，图中，所述过压保护电路包括：第十二至第十八电阻r12~18、第一至第二nmos管q1~2、第一pmos管q3，第一电容c1；所述第一nmos管q1的栅极g分别与所述第十二电阻r12的第一端和所述第十三电阻r13的第一端连接，所述第十二电阻r12的第二端与所述电源电路400连接，所述第十三电阻r13的第二端与所述第一nmos管q1的源极s均接地；所述第一nmos管q1的漏极d分别与所述第十四电阻r14的第一端、所述第十五电阻r15的第一端和所述第二nmos管q2的栅极g连接，所述第十四电阻r14的第二端与所述电源电路400连接，所述第十五电阻r15的第二端和所述第二nmos管q2的源极s均接地；所述第二nmos管q2的漏极d与所述第十六电阻r16的第一端连接，所述第十六电阻r16的第二端分别与所述第十七电阻r17的第一端和所述第十八电阻r18的第一端连接，所述第十七电阻r17的第二端与所述电源电路400连接；所述第十八电阻r18的第二端分别与所述第一电容c1的第一端和所述第一pmos管q3的栅极g连接，所述第一电容c1的第二端和所述第一pmos管q3的源极s均与所述电源电路400连接，所述第一pmos管q3的漏极d与所述电源转换电路连接。
41.在具体实现中，第十二电阻r12的阻值远大于第十三电阻r13的阻值，第十五电阻r15的阻值远大于第十四电阻r14的阻值，因此当第一电源电压ac_in为正常输入电压时，经过第十二电阻r12和第十三电阻r13分压后的电压不足以导通第一nmos管q1，但第二nmos管q2能够导通，因此支路：第一电源电压ac_in-第十七电阻r17-第十六电阻r16-第二nmos管q2能够导通，所以第一pmos管q3能够导通，因而过压保护电路能将第二电源电压vdc输出至
电源转换电路；而当第一电源电压ac_in不为正常输入电压，其电压值超过预设安全值时，经过第十二电阻r12和第十三电阻r13分压后的电压足以导通第一nmos管q1，因此第二nmos管q2的栅极电压被拉低为零电平，第二nmos管q2无法导通，因而支路：第一电源电压ac_in-第十七电阻r17-第十六电阻r16-第二nmos管q2无法导通，此时第一pmos管q3的源极电压远大于栅极电压，第一pmos管q3也无法导通，因此过压保护电路断开了与所述电源转换电路的连接。
42.所述电源转换电路，用于将所述第二电源电压vdc转换为第一电压vdd_auclk和第二电压vdd18_io，并将所述第一电压vdd_auclk输送至所述频率获取电路和所述时钟输出电路300，将所述第二电压vdd18_io输送至所述时钟输出电路300。
43.需要说明的是，电源转换电路之所以输出两种不同的电压，是为了控制制输入电压和输出电压的先后顺序，其中第一电压vdd_auclk用于为芯片和器件提供电压，第二电压vdd18_io用于为输出时钟信号提供电压，本实施例中第一电压vdd_auclk的输出需要快于第二电压vdd18_io的输出，以避免电路在接通电源后，时钟输出电路300还未根据频率获取电路200的数据对初始时钟信号进行转换，直接输出初始时钟信号。防止的手段可以是，在输出第二电压vdd18_io的转换电路的输入控制端加一个处理电路，该处理电路以第一电压vdd_auclk和第二电源电压vdc作为输入，当没有第一电源输入时，输入控制端的输入信号为高电平，而该输入控制端为低电平有效，因而第二电压vdd18_io的转换电路不输出信号；当有第一电压vdd_auclk输入时，输入控制端的输入信号被降为低电平，因而第二电压vdd18_io的转换电路的输入控制端有效，从而输出第二电压vdd18_io。当然，输入控制端也为高电平有效，具体的有效方式本实施例对此不加限制，而只要能实现上述过程，该处理电路的具体结构本实施例对此也不加限制。
44.本实施例通过过压保护电路先接收输入的第一电源电压ac_in，并在第一电源电压ac_in超过预设安全值时，断开与电源转换电路的连接；在电源电压未超过预设安全值时，将第二电源电压vdc输出至电源转换电路；然后电源转换电路，将第二电源电压vdc转换为第一电压vdd_auclk和第二电压vdd18_io，并将第一电压vdd_auclk输送至频率获取电路和时钟输出电路300，将第二电压vdd18_io输送至时钟输出电路300。其中，第二电压vdd18_io的输出时间晚于第一电压vdd_auclk的输出时间，因此本实施例避免了初始时钟信号未经主时钟芯片u1处理就被输出的故障，同时避免了因输入电源的电压值过高而导致的芯片或器件烧毁故障，从而极大地提升了电路的安全保障。
45.此外，为实现上述目的，本发明实施例还提出一种频率可调节的多路差分时钟输出装置，所述装置包括上述实施例中的频率可调节的多路差分时钟输出电路。
46.本发明多路差分时钟输出装置的其他实施例或具体实现方式可参照上述频率可调节的多路差分时钟输出电路实施例，此处不再赘述。
47.需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。
48.上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
49.以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。