具有电介质特征的半导体结构及其制造方法与流程

1.本公开涉及半导体领域，更具体地，涉及具有电介质特征的半导体结构及其制造方法。


背景技术：

2.电子行业对更小和更快的电子器件的需求不断增加，这些电子器件能够执行更多数量的日益复杂和精密的功能。因此，在半导体工业中，制造低成本、高性能和低功耗的集成电路(ic)是一种持续的趋势。迄今为止，这些目标在很大程度上是通过缩小半导体ic尺寸(例如最小特征尺寸)并且从而提高生产效率并降低相关成本来实现的。然而，这种小型化给半导体制造工艺带来了更大的复杂度。因此，实现半导体ic和器件的持续进步需要半导体制造工艺和技术的类似进步。
3.最近，试图引入多栅极器件以通过增加栅极-沟道耦合、降低断态电流和减少短沟道效应(sce)来改进栅极控制。然而，多栅极器件的制造集成可能具有挑战性。


技术实现要素：

4.根据本公开的一方面，提供了一种半导体结构，包括：衬底；纳米结构，所述纳米结构形成在所述衬底之上；栅极结构，所述栅极结构围绕所述纳米结构；第一电介质特征，所述第一电介质特征将所述栅极结构划分为第一部分和第二部分；以及金属层，所述金属层形成在所述栅极结构之上，其中，所述栅极结构的第一部分的顶表面、所述栅极结构的第二部分的顶表面、以及所述第一电介质特征的顶表面被所述金属层覆盖。
5.根据本公开的一方面，提供了一种半导体结构，包括：衬底；第一鳍基底结构，所述第一鳍基底结构相对于所述衬底突出；第一纳米结构，所述第一纳米结构形成在所述第一鳍基底结构之上；栅极结构，所述栅极结构包括位于所述衬底之上的第一部分、第二部分和第三部分，其中，所述栅极结构的第一部分围绕所述第一纳米结构；第一电介质特征，所述第一电介质特征夹在所述栅极结构的第一部分和第二部分之间；第二电介质特征，所述第二电介质特征夹在所述栅极结构的第一部分和第三部分之间；金属层，所述金属层形成在所述栅极结构之上；以及电介质层，所述电介质层形成在所述金属层之上并将所述金属层划分为第一部分和第二部分，其中，所述金属层的第一部分从所述栅极结构的第一部分连续地延伸至所述栅极结构的第二部分。
6.根据本公开的一方面，提供了一种用于制造半导体结构的方法，包括：交替地堆叠第一半导体材料层和第二半导体材料层，以在衬底之上形成半导体堆叠；对所述半导体堆叠进行图案化，以形成鳍结构；在所述鳍结构的第一侧形成第一电介质特征；去除所述鳍结构的所述第一半导体材料层，以形成纳米结构；形成围绕所述纳米结构并覆盖所述第一电介质特征的栅极结构；去除所述栅极结构的一部分，以暴露所述第一电介质特征；形成覆盖所述栅极结构和所述第一电介质特征的金属层；在所述金属层中形成开口，以暴露所述第一电介质特征的顶表面；以及在所述金属层之上并且在所述金属层的开口中形成电介质
层。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳地理解本公开的各个方面。应注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
8.图1示出了根据一些实施例的半导体结构的示意性顶视图。
9.图2a至图2w示出了根据一些实施例的制造半导体结构的中间阶段的示意性透视图。
10.图3示出了根据一些实施例的图2w中所示的半导体结构的沿着图1中的线a-a’的截面图。
11.图4a示出了根据一些实施例的半导体结构的示意性顶视图。
12.图4b示出了根据一些实施例的沿着图4a中的线b-b’所示的半导体结构的截面图。
13.图5示出了根据一些实施例的半导体结构的截面图。
14.图6示出了根据一些实施例的半导体结构的截面图。
15.图7示出了根据一些实施例的半导体结构的截面图。
16.图8a和图8b示出了根据一些实施例的制造半导体结构的中间阶段的截面图。
17.图9a和图9b示出了根据一些实施例的制造半导体结构的中间阶段的截面图。
18.图10a和图10b示出了根据一些实施例的制造半导体结构的中间阶段的截面图。
19.图11a和图11b示出了根据一些实施例的制造半导体结构的中间阶段的截面图。
20.图12a和图12b示出了根据一些实施例的制造半导体结构的中间阶段的截面图。
21.图13a和图13b示出了根据一些实施例的制造半导体结构的中间阶段的截面图。
22.图14a和图14b示出了根据一些实施例的制造半导体结构的中间阶段的截面图。
23.图15a和图15b示出了根据一些实施例的制造半导体结构的中间阶段的截面图。
具体实施方式
24.以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或示例。下文中描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，而并不旨在进行限制。例如，在下面的描述中在第二特征之上或上方形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
25.描述了实施例的一些变型。在各种视图和说明性实施例中，类似的附图标记用于表示类似的元素。应当理解，可以在该方法之前、期间和之后提供额外的操作，并且对于该方法的其他实施例，可以替换或消除所描述的一些操作。
26.下文描述的栅极全环绕(gate all around，gaa)晶体管结构可以通过任何合适的方法而被图案化。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)对结构进行图案化。通常，双图案化或多图案化工艺将光刻和自对准工艺结合，从而允许创建
的图案具有例如比使用单一直接光刻工艺能够获得的间距更小的间距。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺沿着图案化的牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化gaa结构。
27.提供了半导体结构和用于形成该半导体结构的方法的实施例。半导体结构可以包括形成在衬底之上的纳米结构和围绕纳米结构的栅极结构。可以形成电介质特征以将栅极结构划分为不同的部分，并且可以在栅极结构之上形成金属层以连接栅极结构的一些部分，而栅极结构的一些其他部分不通过金属层连接。电介质特征和金属层的形成不需要额外的空间来防止错位，因此可以减小器件尺寸。
28.图1示出了根据一些实施例的半导体结构100的示意性顶视图。为了清楚起见，已简化了图1，以更好地理解本公开的发明构思。可以在半导体结构100中添加附加特征，并且可以替换、修改或消除下面描述的特征中的一些特征。
29.半导体结构100可以包括多栅极器件并且可以被包括在微处理器、存储器或其他ic器件中。例如，半导体结构100可以是ic芯片的一部分，该ic芯片包括各种无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、p-型场效应晶体管(pfet)、n型场效应晶体管(nfet)、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极结晶体管(bjt)、横向扩散mos(ldmos)晶体管、高压晶体管、高频晶体管、其他合适的组件、或它们的组合。
30.在一些实施例中，半导体结构100包括鳍结构104a、104b和104c(其可以包括纳米结构)以及形成在相邻鳍结构104a、104b和104c之间的电介质特征124a、124b和124c。此外，根据一些实施例，鳍结构104a、104b和104c以及电介质特征124a、124b和124c都沿着第一方向延伸。此外，根据一些实施例，栅极结构156形成在鳍结构104a、104b和104c以及电介质特征124a、124b和124c之上，并且栅极结构156沿着基本上垂直于第一方向的第二方向延伸。在以下描述中更详细地解释了这些元件的细节。
31.图2a至图2w示出了根据一些实施例的制造半导体结构100的中间阶段的示意性透视图。更具体地，图2a至图2n示出了根据一些实施例的制造图1的虚线框c1中所示的半导体结构100的中间阶段的示意性透视图。图1中所示的类似元件可以具有与图2a至图2n中所示的那些元件类似的特征，尽管图1中所示的类似元件未在图2a至图2n中示出。例如，用于形成鳍结构104a的工艺和材料可以与用于形成图2a至图2n中所示以及下文所述的鳍结构104b和104c的工艺和材料相同。
32.首先，根据一些实施例，如图2a所示，在衬底102之上形成包括第一半导体材料层106和第二半导体材料层108的半导体堆叠。
33.衬底102可以是半导体晶圆，例如硅晶圆。替代地或附加地，衬底102可以包括元素半导体材料、化合物半导体材料、和/或合金半导体材料。元素半导体材料可以包括但不限于晶体硅、多晶硅、非晶硅、锗、和/或金刚石。化合物半导体材料可以包括但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟。合金半导体材料可以包括但不限于sige、gaasp、alinas、algaas、gainas、gainp、和/或gainasp。
34.在一些实施例中，第一半导体材料层106和第二半导体材料层108交替地堆叠在衬底102之上，以形成半导体堆叠。在一些实施例中，第一半导体材料层106和第二半导体材料层108由不同的半导体材料制成。在一些实施例中，第一半导体材料层106由sige制成，并且
第二半导体材料层108由硅制成。应当注意的是，虽然形成了三个第一半导体材料层106和三个第二半导体材料层108，但是半导体结构可以包括更多或更少的第一半导体材料层106和第二半导体材料层108。例如，半导体结构可以包括两个至五个第一半导体材料层106和两个至五个第二半导体材料层108。
35.第一半导体材料层106和第二半导体材料层108可以使用低压化学气相沉积(lpcvd)、外延生长工艺、其他合适的方法、或者它们的组合形成。在一些实施例中，外延生长工艺包括分子束外延(mbe)、金属有机化学气相沉积(mocvd)、或气相外延(vpe)。
36.根据一些实施例，如图2b所示，在第一半导体材料层106和第二半导体材料层108形成为衬底102之上的半导体材料堆叠之后，半导体材料堆叠被图案化以形成鳍结构104a(图2b中未示出)、104b和104c。在一些实施例中，鳍结构104a、104b和104c包括基底鳍结构105和半导体材料堆叠，所述半导体材料堆叠包括形成在基底鳍结构105之上的第一半导体材料层106和第二半导体材料层108。在一些实施例中，鳍结构104a、104b和104c的宽度基本相同。在一些实施例中，相邻的第一结构(例如鳍结构104b和104c)之间的距离d1在约20nm至约1000nm的范围内。
37.在一些实施例中，图案化工艺包括：在半导体材料堆叠之上形成掩模结构110，以及通过掩模结构110来蚀刻半导体材料堆叠和下面的衬底102。在一些实施例中，掩模结构110是多层结构，其包括衬垫氧化物层112和形成在衬垫氧化物层112之上的氮化物层114。衬垫氧化物层112可以由氧化硅制成，其可以通过热氧化或cvd形成，而氮化物层114可以由氮化硅制成，其可以通过cvd(例如lpcvd或等离子体增强cvd(pecvd))形成。
38.根据一些实施例，如图2c所示，在形成鳍结构104a、104b和104c之后，围绕鳍结构104a、104b和104c形成隔离结构116，并去除掩模结构110。根据一些实施例，隔离结构116被配置为电隔离半导体结构100的有源区域(例如，鳍结构104a、104b和104c)，并且也被称为浅沟槽隔离(sti)特征。
39.隔离结构116可以通过以下操作来形成：在衬底102之上沉积绝缘层，并且使绝缘层凹陷以使鳍结构104a、104b和104c相对于隔离结构116突出。在一些实施例中，隔离结构116由氧化硅、氮化硅、氮氧化硅(sion)、另一种合适的绝缘材料、或它们的组合制成。在一些实施例中，在形成隔离结构116之前形成电介质衬里(未示出)，并且电介质衬里由氮化硅制成，并且形成在电介质衬里之上的隔离结构由氧化硅制成。
40.根据一些实施例，如图2d所示，在形成隔离结构116之后，在隔离结构116上方的鳍结构104a、104b和104c的顶表面和侧壁之上形成包覆层118。
41.在一些实施例中，包覆层118由半导体材料制成。在一些实施例中，包覆层118由硅锗(sige)制成。包覆层118可以通过执行外延工艺(例如，vpe和/或uhv cvd、分子束外延、其他合适的外延生长工艺、或它们的组合)来形成。在沉积包覆层118之后，可以执行蚀刻工艺(例如使用等离子体干法蚀刻工艺)，以去除包覆层118的不在鳍结构104a、104b和104c的侧壁上的部分。在一些实施例中，包覆层118的形成在鳍结构104a、104b和104c的顶表面上的部分通过蚀刻工艺而被部分地或完全去除，使得包覆层118在鳍结构104a、104b和104c的顶表面之上的厚度比包覆层118在鳍结构104a、104b和104c的侧壁上的厚度薄。
42.在形成包覆层118之前，可以在鳍结构104a、104b和104c之上形成半导体衬里(未示出)。半导体衬里可以是si层并且可以在用于形成包覆层118的外延生长工艺期间结合到
包覆层118中。
43.根据一些实施例，如图2e所示，接下来，在包覆层118和隔离结构116之上形成电介质衬里120。在一些实施例中，电介质衬里120由sin、sicn、siocn、sion等制成。在一些实施例中，电介质衬里120由电介质材料制成，电介质材料例如为hfo2、hfsio
x
(例如hfsio4)、hfsion、hflao、hftao、hftio、hfzro、hfalox、zro2、zrsio2、alsio、al2o3、tio2、lao、lasio、ta2o3、ta2o5、y2o3、srtio3、bazro、batio3(bto)、(ba,sr)tio3(bst)、si3n4、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的电介质材料、或它们的组合。可以使用以下方法来沉积电介质衬里120：cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法、或它们的组合。在一些实施例中，电介质衬里120的厚度在约1nm至约6nm的范围内。
44.根据一些实施例，如图2f所示，在形成电介质衬里120之后，在电介质衬里120之上形成电介质填充层122，以完全填充相邻的鳍结构104a、104b和104c之间的空间，并且执行抛光工艺直至包覆层118的顶表面被暴露。
45.在一些实施例中，电介质填充层122和电介质衬里120由不同的电介质材料制成。在一些实施例中，电介质填充层122由低k电介质材料制成，并且电介质衬里120由高k电介质材料制成。在一些实施例中，电介质填充层122由sin、sicn、siocn、sion等制成。可以使用可流动的cvd(fcvd)工艺来沉积电介质填充层122，可流动的cvd(fcvd)工艺包括例如沉积可流动的材料(例如液体化合物)并通过合适的技术(例如热退火和/或紫外线辐射处理)来将可流动的材料转化为固体材料。
46.根据一些实施例，如图2g所示，接下来，在鳍结构104a、104b和104c之间形成凹部，并且在凹部中形成电介质材料以形成分隔鳍结构104a、104b和104c的电介质特征124a、124b和124c。在一些实施例中，电介质特征124a、124b和124c包括底部部分(包括电介质填充层122和电介质衬里120)以及形成在底部部分之上的上部部分126。在一些实施例中，电介质特征的底部部分和上部部分126之间的界面与最靠上的第二半导体材料层108的顶表面基本齐平。在一些实施例中，上部部分126的介电常数高于底部部分的介电常数。
47.在一些实施例中，通过执行蚀刻工艺来部分地去除电介质填充层122和电介质衬里120以形成凹部。然后，用电介质材料填充凹部，以形成上部部分126。在一些实施例中，用于形成电介质特征124a、124b和124c的上部部分126的电介质材料是sin、sicn、siocn、sion、hfo2、zro2、hfalo
x
、hfsio
x
、al2o3等。可以通过执行ald、cvd、pvd、基于氧化的沉积工艺、其他合适的工艺、或它们的组合来形成电介质材料。根据一些实施例，在形成电介质材料之后，执行cmp工艺直至掩模结构110被暴露。
48.由于电介质特征124a、124b和124c与鳍结构104a、104b和104c之间的空间自对齐，因此在形成电介质特征时不需要复杂的对齐工艺。此外，电介质特征的宽度可以由鳍结构104a、104b和104c之间的空间的宽度以及包覆层118的厚度来确定。在一些实施例中，电介质特征124a、124b和124c具有基本相同的宽度。同时，在一些实施例中，鳍结构104a、104b和104c之间的间隔具有不同的宽度，并且电介质特征124a、124b和124c也具有不同的宽度。
49.根据一些实施例，如图1所示，电介质特征124a、124b和124c形成在相邻鳍结构104a、104b和104c之间并且基本上平行于鳍结构104a、104b和104c。
50.根据一些实施例，如图2h所示，接下来，去除掩模结构110且部分地去除包覆层118，以暴露最靠上的第二半导体材料层108的顶表面。在一些实施例中，包覆层118的顶表
面与最靠上的第二半导体材料层108的顶表面基本齐平。
51.可以通过如下的一个或多个蚀刻工艺来使掩模结构110和包覆层118凹陷：这些蚀刻工艺针对掩模结构110和包覆层118具有比针对电介质特征124a、124b和124c更高的蚀刻速率，使得电介质特征124a、124b和124c在蚀刻工艺期间仅被轻微蚀刻。选择性蚀刻工艺可以是干法蚀刻、湿法蚀刻、反应离子蚀刻、或其他合适的蚀刻方法。
52.根据一些实施例，如图2i所示，之后，跨鳍结构104a、104b和104c以及电介质特征124a、124b和124c形成虚设栅极结构128。虚设栅极结构128可用于限定所得半导体结构100的源极/漏极区域和沟道区域。
53.在一些实施例中，虚设栅极结构128包括虚设栅极电介质层130和虚设栅极电极层132。在一些实施例中，虚设栅极电介质层130由一种或多种电介质材料(例如，氧化硅、氮化硅、氮氧化硅(sion)、hfo2、hfzro、hfsio、hftio、hfalo、或它们的组合)制成。在一些实施例中，使用热氧化、cvd、ald、物理气相沉积(pvd)、另一种合适的方法、或它们的组合来形成虚设栅极电介质层130。
54.在一些实施例中，虚设栅极电极层132由导电材料(包括多晶硅(poly-si)、多晶硅锗(poly-sige)、金属氮化物、金属硅化物、金属、或它们的组合)制成。在一些实施例中，使用cvd、pvd或它们的组合来形成虚设栅极电极层132。
55.在一些实施例中，在虚设栅极结构128之上形成硬掩模层134。在一些实施例中，硬掩模层134包括多个层，例如氧化物层136和氮化物层138。在一些实施例中，氧化物层136是氧化硅，并且氮化物层138是氮化硅。
56.虚设栅极结构128的形成可以包括共形地形成电介质材料作为虚设栅极电介质层130。之后，可以在电介质材料之上形成导电材料作为虚设栅极电极层132，并且可以在导电材料之上形成硬掩模层134。接下来，可以通过硬掩模层134来图案化电介质材料和导电材料，以形成虚设栅极结构128。
57.根据一些实施例，如图2j所示，在形成虚设栅极结构128之后，沿着虚设栅极结构128的相反侧壁形成栅极间隔件140，并且这些栅极间隔件140覆盖这些相反侧壁。在一些实施例中，栅极间隔件140还覆盖电介质特征124a、124b和124c的侧壁的顶表面的一些部分。
58.栅极间隔件140可以被配置为将源极/漏极结构(随后形成)与虚设栅极结构128分隔开。在一些实施例中，栅极间隔件140由电介质材料(例如，氧化硅(sio2)、氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、碳氮化硅(sicn)、氧碳氮化硅(siocn)、和/或它们的组合)制成。
59.根据一些实施例，如图2j所示，在形成栅极间隔件140之后，形成与栅极间隔件140相邻的源极/漏极凹部142。更具体地，根据一些实施例，未被虚设栅极结构128和栅极间隔件140覆盖的鳍结构104a、104b和104d以及未被虚设栅极结构128和栅极间隔件140覆盖的包覆层118被凹陷。此外，根据一些实施例，电介质特征124a、124b和124c的上部部分126也被部分地凹陷，以在源极/漏极区域处具有经凹陷部分127。
60.在一些实施例中，通过执行蚀刻工艺来对鳍结构104a、104b和104c以及包覆层118进行凹陷。该蚀刻工艺可以是各向异性蚀刻工艺(例如干法等离子体蚀刻)，并且在蚀刻工艺期间使用虚设栅极结构128和栅极间隔件140作为蚀刻掩模。
61.根据一些实施例，如图2k所示，在形成源极/漏极凹部142后，将被源极/漏极凹部
142暴露的第一半导体材料层106和包覆层118横向凹陷，以形成凹口144。
62.在一些实施例中，执行蚀刻工艺，以使鳍结构104a、104b和104c的第一半导体材料层106和包覆层118相对于源极/漏极凹部142横向凹陷。在一些实施例中，在蚀刻工艺期间，第一半导体材料层106和包覆层118的蚀刻速率(或蚀刻量)大于第二半导体材料层108的蚀刻速率(或蚀刻量)，从而在相邻的第二半导体材料层108之间并围绕第二半导体材料层108形成凹口144。在一些实施例中，蚀刻工艺是各向同性蚀刻，例如，干法化学蚀刻、远程等离子体蚀刻、湿法化学蚀刻、另一种合适的技术、和/或它们的组合。
63.根据一些实施例，如图2l所示，接下来，在凹口144(其位于第二半导体材料层108之间并围绕第二半导体材料层108)中形成内部间隔件146。内部间隔件146可以被配置为将在后续制造工艺中形成的源极/漏极结构和栅极结构分隔开。在一些实施例中，内部间隔件146由电介质材料(例如，氧化硅(sio2)、氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、碳氮化硅(sicn)、氧碳氮化硅(siocn)、或它们的组合)制成。
64.根据一些实施例，如图2m所示，在形成内部间隔件146之后，在源极/漏极凹部142中形成源极/漏极结构148。在一些实施例中，源极/漏极结构148被电介质特征124a、124b和124c分隔开。更具体地，源极/漏极结构148形成在源极/漏极区域处的电介质特征124a、124b和124c之间的空间中。此外，根据一些实施例，源极/漏极结构148在电介质特征124a、124b和124c的底部部分与电介质衬里120直接接触。在一些实施例中，在源极/漏极结构148之下形成气隙。在一些实施例中，所述气隙被源极/漏极结构148、电介质特征124a、124b和124c以及隔离结构116包围。在一些实施例中，电介质特征124a、124b和124c的上部部分126的经凹陷部分127的顶表面高于源极/漏极结构148的顶表面。
65.在一些实施例中，使用诸如mbe、mocvd、vpe、其他合适的外延生长工艺、或它们的组合之类的外延生长工艺来形成源极/漏极结构148。在一些实施例中，源极/漏极结构148由任何合适的材料(例如，ge、si、gaas、algaas、sige、gaasp、sip、sic、sicp、或它们的组合)制成。
66.在一些实施例中，源极/漏极结构148在外延生长工艺期间被原位掺杂。例如，源极/漏极结构148可以是掺杂硼(b)的外延生长的sige。例如，源极/漏极结构148可以是外延生长的si，其可以被掺杂碳以形成硅:碳(si:c)源极/漏极特征，其可以被掺杂磷以形成硅:磷(si:p)源极/漏极特征，或者可以被掺杂碳和磷两者以形成硅碳磷(sicp)源极/漏极特征。在一些实施例中，在外延生长工艺之后，在一个或多个注入工艺中源极/漏极结构148被掺杂。
67.根据一些实施例，如图2n所示，在形成源极/漏极结构148之后，共形地形成接触蚀刻停止层(cesl)150以覆盖源极/漏极结构148，并且在接触蚀刻停止层150之上形成层间电介质(ild)层152。
68.在一些实施例中，接触蚀刻停止层150由电介质材料(例如，氮化硅、氧化硅、氮氧化硅、另一种合适的电介质材料、或它们的组合)制成。用于接触蚀刻停止层150的电介质材料可以通过执行cvd、ald、其他应用方法、或它们的组合而共形地沉积在半导体结构之上。
69.层间电介质层152可以包括由多种电介质材料(例如，氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、或其他合适的低k电介质材料)制成的多层。可以通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、或其他合适的工艺
来形成层间电介质层152。
70.根据一些实施例，如图2n所示，在沉积接触蚀刻停止层150和层间电介质层152之后，执行平坦化工艺(例如cmp或回蚀刻工艺)直到虚设栅极结构128的虚设栅极电极层132被暴露，并且在层间电介质层152之上形成保护层154。更具体地，在执行平坦化工艺之后，层间电介质层152被凹陷至低于虚设栅极电极层132的顶表面的水平，并且在层间电介质层152之上沉积保护层154以保护层间电介质层152免于受到随后的蚀刻工艺的影响。在一些实施例中，保护层154由与接触蚀刻停止层150中的材料相同或类似的材料制成。在一些实施例中，保护层154由si3n4、sicn、sioc、金属氧化物(例如，hro2、zro2、氧化铪铝、以及硅酸铪等)、或其他合适的材料制成。可以通过cvd、pvd、ald或其他合适的方法来形成保护层154。
71.图2o至图2w示出了根据一些实施例的制造图1的虚线框c2中所示的半导体结构100的中间阶段的示意性透视图。尽管图1中所示的一些元件未在图2o至2w中示出，但它们可以具有与图2o至图2w中所示元件类似的特征。例如，电介质特征124c可以具有与图2o至图2w中所示的电介质特征124b相同的形状。
72.根据一些实施例，如图2o所示，在形成层间电介质层152和保护层154之后，去除虚设栅极结构128、包覆层118和第一半导体材料层106以形成栅极沟槽，并且在栅极沟槽中形成栅极结构156。更具体地，根据一些实施例，去除虚设栅极结构128、包覆层118和第一半导体材料层106，以利用第二半导体材料层108来形成纳米结构108’。去除工艺可以包括一个或多个蚀刻工艺。例如，当虚设栅极电极层132是多晶硅时，可以使用诸如四甲基氢氧化铵(tmah)溶液之类的湿法蚀刻剂来选择性地去除虚设栅极电极层132。之后，可以使用等离子体干法蚀刻、干法化学蚀刻、和/或湿法蚀刻来去除虚设栅极电介质层130。可以通过执行选择性湿法蚀刻工艺(例如，apm(例如，氢氧化氨-过氧化氢-水混合物)蚀刻工艺)来去除第一半导体材料层106和包覆层118。例如，湿法蚀刻工艺使用蚀刻剂，例如氢氧化铵(nh4oh)、tmah、乙二胺邻苯二酚(edp)、和/或氢氧化钾(koh)溶液。
73.在一些实施例中，栅极间隔件140的上部部分也被去除，使得栅极沟槽的上部部分可以被扩大并且可以更容易地在栅极沟槽中形成栅极结构156。在一些实施例中，栅极间隔件的高度在约5nm至约50nm的范围内。
74.根据一些实施例，如图2o所示，在形成纳米结构108’之后，形成围绕纳米结构108’的栅极结构156。根据一些实施例，栅极结构156围绕纳米结构108’，以形成栅极全环绕晶体管结构。在一些实施例中，栅极结构158包括界面层160、栅极电介质层162、以及栅极电极层164。
75.在一些实施例中，界面层160是围绕纳米结构108’并且在基底鳍结构105的暴露部分上形成的氧化物层。在一些实施例中，通过执行热工艺来形成界面层160。
76.在一些实施例中，栅极电介质层162形成在界面层160之上，使得纳米结构108’被栅极电介质层162包围(例如围绕)。此外，根据一些实施例，栅极电介质层162还覆盖栅极间隔件140的侧壁、内部间隔件146的侧壁、以及电介质特征124a、124b和124c的侧壁。在一些实施例中，栅极电介质层162由一个或多个电介质材料(例如，hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k电介质材料、或它们的组合)制成。在一些实施例中，使用cvd、ald、其他合适的方法、或它们
的组合来形成栅极电介质层162。
77.在一些实施例中，在栅极电介质层162上形成栅极电极层164。在一些实施例中，栅极电极层164由一个或多个层的导电材料制成，所述导电材料为例如铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、另一种合适的材料、或它们的组合。在一些实施例中，使用cvd、ald、电镀、另一种合适的方法、或它们的组合来形成栅极电极层164。也可以在栅极结构156中形成其他导电层(例如功函数金属层)，尽管它们未在附图中示出。在形成界面层160、栅极电介质层162和栅极电极层164之后，可以执行诸如cmp或回蚀刻工艺之类的平坦化工艺，直到保护层154被暴露。
78.根据一些实施例，如图2p中所示，在形成栅极结构156之后，执行回蚀刻工艺以去除栅极结构156的上部部分和电介质特征124a、124b和124c(未示出)的在沟道区域处的上部部分。更具体地，根据一些实施例，去除栅极结构156的上部部分和电介质特征124a、124b和124c的上部部分，以在栅极间隔件140之间形成凹部166。
79.在一些实施例中，栅极结构156的顶表面与电介质特征124a、124b和124c的在沟道区域处的顶表面基本齐平。根据一些实施例，如图1和图2p所示，在执行回蚀刻工艺之后，栅极结构156被电介质特征124a、124b和124c划分为部分156a、156b、156c和156d。
80.根据一些实施例，如图2p所示，电介质特征124a、124b和124c的上部部分126具有在沟道区域处的经凹陷部分127’、在源极/漏极区域处的经凹陷部分127(图2p中未示出，参见图2j)、以及在经凹陷部分127和经凹陷部分127’之间的原始部分127”。在一些实施例中，原始部分127”嵌入在栅极间隔件140中，并且电介质特征124a、124b和124c的上部部分126的原始部分127”的顶表面低于栅极间隔件140的顶表面。在一些实施例中，原始部分127”的顶表面既高于沟道区域处的经凹陷部分127’也高于源极/漏极区域处的经凹陷部分127。
81.在一些实施例中，经凹陷部分127’和电介质特征124a的底部部分之间的界面与纳米结构108’的最靠上的表面基本齐平。在一些实施例中，沟道区域处的经凹陷部分127’的厚度在约5nm至约30nm的范围内。在一些实施例中，经凹陷部分127’的厚度被控制为使得k值不会太高并且所得器件的电气性能不会受到破坏。
82.根据一些实施例，如图2q所示，之后，在凹部166的底表面和侧壁之上共形地形成金属层168。根据一些实施例，更具体地，金属层168覆盖栅极结构156的顶表面、经凹陷部分127’的顶表面、电介质特征124a、124b和124c的原始部分127”的侧壁、保护层154的顶表面、以及cesl150的侧壁。在一些实施例中，金属层168由ru、w、tin、tan、co、ti、tial等制成。
83.根据一些实施例，如图2r所示，接下来，去除形成在栅极间隔件140的侧壁、cesl 150的侧壁、以及保护层154的顶表面上的金属层168。在一些实施例中，执行湿法蚀刻工艺，以部分地去除金属层168。
84.金属层168可以被配置为使栅极结构156的被电介质特征124划分的各个部分电连接。在一些实施例中，金属层168的厚度在约2nm至约10nm的范围内。金属层168必须足够厚，否则会在后续制造工艺中断裂，进而影响栅极结构156的不同部分之间的连接。另一方面，金属层168不应太厚，否则所得器件的电容可能会增加并且器件的速度可能会降低。
85.根据一些实施例，如图2s所示，在形成金属层168之后，形成光致抗蚀剂结构170以图案化金属层168。在一些实施例中，光致抗蚀剂结构170包括底部层172、中间层174、以及顶部光致抗蚀剂层176。由于先进的半导体制造工艺可能会触及光刻工艺的极限，因此需要
更薄的顶部光致抗蚀剂层以实现更小的工艺窗口。然而，在蚀刻工艺期间薄的顶部光致抗蚀剂层可能易于被去除。因此，在顶部光致抗蚀剂层176下方形成中间层174和底部层172，以获得更鲁棒的蚀刻支持，从而可以在仍然提供相对薄的顶部光致抗蚀剂层176的同时执行对金属层168的图案化。
86.在一些实施例中，中间层174包括抗反射材料(例如，背面抗反射涂层(barc)层)，用于在对顶部光致抗蚀剂层176的处理期间帮助曝光和聚焦。在一些实施例中，底部层172包括硬掩模材料，例如氮化物(例如氮化硅或氮氧化硅等)、聚合物、非晶材料膜(例如非晶碳膜或非晶硅膜)、多晶硅、或可以被图案化和被选择性去除的任何其他材料。
87.根据一些实施例，如图2t所示，之后，在光致抗蚀剂结构170中形成开口178，并通过开口178来图案化金属层168。更具体地，根据一些实施例，开口169形成在金属层168中，并且电介质特征124a的上部部分126的经凹陷部分127的顶表面被开口169暴露。
88.根据一些实施例，如图2u所示，在图案化金属层168以形成开口169之后，去除光致抗蚀剂结构170。根据一些实施例，更具体地，金属层168现在包括彼此分隔开的部分168a和168b。在一些实施例中，部分168a覆盖栅极结构156的部分156a并且部分168b覆盖栅极结构156的部分156b和156c以及电介质特征124b。
89.根据一些实施例，如图2v所示，接下来，在金属层168之上形成电介质层180，并且电介质层180延伸至开口169中。根据一些实施例，由于开口169填充有电介质层180，所以金属层168的部分168a和金属层168的部分168b被电介质层180分隔开。
90.电介质层180可以包括由多种电介质材料制成的多层，所述电介质材料为例如al2o3、zro2、氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、或其他合适的电介质材料。可以通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、或其他合适的工艺来形成电介质层180。
91.根据一些实施例，如图2w所示，在形成电介质层180之后，穿过电介质层180形成导电结构182，并且导电结构182位于金属层168的部分168b上，并且穿过层间电介质层152和保护层154形成源极/漏极接触件184，并且源极/漏极接触件184位于源极/漏极结构148上。在一些实施例中，在形成源极/漏极接触件184之前，在源极/漏极结构148之上形成硅化物层186。
92.在一些实施例中，导电结构182和源极/漏极接触件184由相同的导电材料制成。导电材料可以包括铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)、氮化钛(tin)、钴、氮化钽(tan)、硅化镍(nis)、硅化钴(cosi)、硅化铜、碳化钽(tac)、氮硅化钽(tasin)、氮碳化钽(tacn)、铝化钛(tial)、氮铝化钛(tialn)、其他合适的导电材料、或它们的组合。
93.可以在形成导电材料之前形成衬里和/或阻挡层(未示出)。衬里可以由氮化硅制成，但是可以使用任何其他合适的电介质作为替代。阻挡层可由氮化钽制成，但也可使用其他材料，例如钽、钛、氮化钛等。
94.可以在分开的工艺中形成导电结构182和源极/漏极接触件184。可以穿过层间电介质层152和保护层154形成沟槽以暴露源极/漏极结构148，并且可以通过以下操作来形成硅化物层186：在源极/漏极结构148的顶表面之上形成金属层并且对金属层进行退火，使金属层与源极/漏极结构148发生反应以形成硅化物层186。在形成硅化物层186之后，可以去除未反应的金属层。之后，可使用以下工艺在沟槽中形成导电材料，以形成源极/漏极接触
件184：例如，化学气相沉积(cvd)、物理气相沉积(pvd)、等离子体增强cvd(pecvd)、等离子体增强物理气相沉积(pepvd)、原子层沉积(ald)、或任何其他合适的沉积工艺。
95.类似地，可以通过以下操作来形成导电结构182：形成暴露金属层168的沟槽，并且使用诸如化学气相沉积(cvd)、物理气相沉积(pvd)、等离子体增强cvd(pecvd)、等离子体增强物理气相沉积(pepvd)、原子层沉积(ald)、或任何其他合适的沉积工艺之类的工艺在沟槽中形成导电材料。
96.图3示出了根据一些实施例的图2w中所示的半导体结构100的沿着图1中的线a-a’的截面图。根据一些实施例，如图3所示，栅极结构156包括围绕鳍结构104a的纳米结构108’的部分156a、围绕鳍结构104b的纳米结构108’的部分156b、以及围绕鳍结构104c的纳米结构108’的部分156c。根据一些实施例，栅极结构156的部分156a、156b和156c被电介质特征124a和124b分隔开。此外，根据一些实施例，金属层168的部分168b连续地覆盖栅极结构156的部分156b和156c以及电介质特征124b，使得部分156b和156c通过金属层168电连接。
97.在一些实施例中，第一电介质特征124a在沟道区域处的顶表面与栅极结构156的顶表面基本齐平。在一些实施例中，沟道区域处的电介质特征124a、124b和124c彼此基本齐平。在一些实施例中，围绕基底鳍结构105在电介质特征124a、124b和124c下方形成隔离结构116。在一些实施例中，栅极结构156的部分156b与电介质特征124a和124b的侧壁以及隔离结构116的顶表面直接接触。
98.同时，根据一些实施例，金属层168的部分168a覆盖栅极结构156的部分156a但通过电介质层180而与金属层的部分168b分隔开，使得栅极结构156的部分156a与栅极结构156的部分156b和156c电气隔离。在一些实施例中，电介质层180与电介质特征124a的顶表面以及金属层168直接接触。在一些实施例中，电介质特征124a、124b和124c都穿过栅极结构156，并且电介质特征124a与电介质层180直接接触，而电介质特征124b和124c通过金属层168与电介质层180分隔开。
99.此外，根据一些实施例，在栅极结构156的部分156b之上形成导电结构182，并且导电结构182通过金属层168的部分168b与栅极结构156的部分156b电连接。在一些实施例中，电介质特征124a、124b和124c的在沟道区域处的上部部分126(例如，经凹陷上部部分127’)和底部部分之间的界面与最靠上的纳米结构108’基本齐平。
100.因为栅极结构156被电介质特征划分为不同的部分，并且栅极结构的这些部分通过之后形成的金属层168连接，所以纳米结构108’与电介质特征之间的空间可能相对较小。在一些实施例中，纳米结构108’和电介质特征124a之间的距离d2在约5nm至约20nm的范围内。
101.图4a示出了根据一些实施例的半导体结构100-1的示意性顶视图。图4b示出了根据一些实施例的沿着图4a中的线b-b’所示的半导体结构100-1的截面图。根据一些实施例，半导体结构100-1可以类似于图1和图3所示的半导体结构100，区别是半导体结构100-1中的鳍结构具有不同的宽度。用于制造半导体结构100-1的材料和工艺可以与用于制造上述半导体结构100的材料和工艺类似或相同，在此不再赘述。
102.根据一些实施例，更具体地，半导体堆叠被图案化以形成鳍结构104a-1、104b和104c。在一些实施例中，鳍结构104a-1比鳍结构104b和104c宽，并且鳍结构104b的宽度与鳍结构104c的宽度基本相同。用于形成鳍结构104a-1的工艺和材料与用于形成鳍结构104a的
工艺和材料相同，在此不再赘述。
103.在形成鳍结构104a-1之后，可以执行如图2c至图2w中所示并且在先前描述了的工艺，以形成半导体结构100-1。在一些实施例中，栅极结构156-1的部分156a-1比栅极结构156-1的部分156b-1和156c-1宽。用于形成栅极结构156-1的工艺和材料与用于形成栅极结构156的工艺和材料相同，在此不再赘述。
104.图5示出了根据一些实施例的半导体结构100-2的截面图。根据一些实施例，半导体结构100-2可以类似于图3和图4b中所示的半导体结构100和100-1，区别是半导体结构100-2中的电介质特征的底部部分由单一材料制成。用于制造半导体结构100-2的材料和工艺可以与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
105.根据一些实施例，更具体地，执行图2a至图2d所示的工艺，并且鳍结构104a、104b和104c之间的空间被电介质层120-2完全填充。
106.在一些实施例中，电介质层120-2由sin、sicn、siocn或sion等制成。在一些实施例中，电介质衬里120-2由高k电介质材料制成，高k电介质材料例如为hfo2、hfsio
x
(例如hfsio4)、hfsion、hflao、hftao、hftio、hfzro、hfalo
x
、zro2、zrsio2、alsio、al2o3、tio2、lao、lasio、ta2o3、ta2o5、y2o3、srtio3、bazro、batio3(bto)、(ba,sr)tio3(bst)、si3n4、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k电介质材料、或它们的组合。可以使用以下方法来沉积电介质层120-2：cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法、或它们的组合。
107.根据一些实施例，如图5所示，在沉积电介质层120-2之后，电介质层120-2被抛光直至暴露出包覆层(例如，图2f中所示的包覆层118)的顶表面，并且执行在图2g至图2w中所示的工艺以形成半导体结构100-2。根据一些实施例，如图5所示，电介质层120-2形成电介质特征124a-1和124b-1的底部部分，并且在电介质层120-1之上形成上部部分126。
108.图6示出了根据一些实施例的半导体结构100-3的截面图。根据一些实施例，半导体结构100-3可以类似于图3和图4b中所示的半导体结构100和100-1，区别是电介质特征的上部部分和底部部分之间的界面相对较低。用于制造半导体结构100-3的材料和工艺可以与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
109.根据一些实施例，更具体地，执行图2a至图2f所示的工艺，并且电介质衬里120和电介质填充层122被凹陷以在电介质特征124a-3和124b-3的底部部分之上形成相对较深的凹部。根据一些实施例，在电介质衬里120和电介质填充层122被凹陷之后，电介质特征124a-3和124b-3的底部部分的顶表面略低于最靠上的第二半导体材料层(例如，第二半导体材料层108)的顶表面。根据一些实施例，接下来，形成电介质特征124a-3和124b-3的上部部分126-3，并且执行图2h至图2w所示的工艺以形成半导体结构100-3。
110.根据一些实施例，如图6所示，电介质特征124a-3和124b-3的上部部分126-3(包括经凹陷部分127
’‑
3)与底部部分之间的界面低于沟道区域处的最靠上的纳米结构108’的顶表面。在一些实施例中，电介质特征124a-3和124b-3的上部部分126-3与底部部分之间的界面高于沟道区域处的最靠上的纳米结构108’的底表面。
111.图7示出了根据一些实施例的半导体结构100-4的截面图。根据一些实施例，半导体结构100-4可以类似于图3和图4b中所示的半导体结构100和100-1，区别是电介质特征的上部部分和底部部分之间的界面相对较高。用于制造半导体结构100-4的材料和工艺可以
与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
112.根据一些实施例，更具体地，执行图2a至图2f所示的工艺，并且电介质衬里120和电介质填充层122被凹陷以在电介质特征124a-4和124b-4的底部部分之上形成相对较浅的凹部。根据一些实施例，如图7所示，之后，形成电介质特征124a-4和124b-4的上部部分126-4，并且执行图2h至图2w所示的工艺以形成半导体结构100-4。根据一些实施例，如图7所示，电介质特征124a-4和124b-4的上部部分126-4(包括经凹陷部分127
’‑
4)与底部部分之间的界面高于沟道区域处的最靠上的纳米结构108’的顶表面。
113.图8a和图8b示出了根据一些实施例的制造半导体结构100-5的中间阶段的截面图。根据一些实施例，半导体结构100-5可以类似于图3和图4b中所示的半导体结构100和100-1，区别是半导体结构100-5中沟道区域处的电介质特征高于栅极结构。用于制造半导体结构100-5的材料和工艺可以与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
114.根据一些实施例，如图8a所示，更具体地，执行图2a至图2o所示的工艺，并且执行回蚀刻工艺以去除栅极结构156-5的上部部分以及电介质特征124a-5和124b-5的在沟道区域处的上部部分。在一些实施例中，在回蚀刻工艺期间，对栅极结构156-5和电介质特征124a-5和124b-5的蚀刻速率不同，因此栅极结构156-5的顶表面和电介质特征124a-5和124b-5的顶表面不是齐平的。在一些实施例中，栅极结构156-5的顶表面低于电介质特征124a-5和124b-5的经凹陷部分127
’‑
5的顶表面。在一些实施例中，栅极结构156-5的顶表面和电介质特征124a-5和124b-5的在沟道区域处的经凹陷部分127
’‑
5的顶表面之间的高度差小于2nm，使得之后形成的金属层仍能正确连接栅极结构156-5的部分156b-5和156c-5。
115.根据一些实施例，如图8b所示，之后，执行图2q至图2w所示的工艺以形成半导体结构100-5。根据一些实施例，由于栅极结构156-5的顶表面与电介质特征124a-5和124b-5的顶表面不是齐平的，因此形成在它们之上的金属层168-5不是平坦的。在一些实施例中，金属层168-5具有部分168a-5和部分168b-5，并且部分168b-5具有突出部分。在一些实施例中，部分168b-5的最靠上的部分高于部分168a-5的最靠上的部分。用于形成栅极结构156-5、电介质特征124a-5和124b-5以及金属层168-5的工艺和材料可以与用于形成栅极结构156、电介质特征124a和124b以及金属层168的工艺和材料相同，因此在此不再赘述。
116.图9a和图9b示出了根据一些实施例的制造半导体结构100-6的中间阶段的截面图。根据一些实施例，半导体结构100-6可以类似于图3和图4b中所示的半导体结构100和100-1，区别是半导体结构100-6中的电介质特征低于栅极结构。用于制造半导体结构100-6的材料和工艺可以与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
117.根据一些实施例，如图9a所示，更具体地，执行图2a至图2o所示的工艺，并且执行回蚀刻工艺以去除栅极结构156-6的上部部分以及电介质特征124a-6和124b-6的在沟道区域处的上部部分。在一些实施例中，在回蚀刻工艺期间，对栅极结构156-6和电介质特征124a-6和124b-6的蚀刻速率不同，因此栅极结构156-6的顶表面和电介质特征124a-6和124b-6的顶表面不是齐平的。在一些实施例中，栅极结构156-6的顶表面高于电介质特征124a-6和124b-6的经凹陷部分127
’‑
6的顶表面。在一些实施例中，栅极结构156-6的顶表面和电介质特征124a-6和124b-6的经凹陷部分127
’‑
6的顶表面之间的高度差小于2nm，使得
之后形成的金属层仍能正确连接栅极结构156-6的部分156b-6和156c-6。
118.根据一些实施例，如图9b所示，之后，执行图2q至图2w所示的工艺以形成半导体结构100-6。根据一些实施例，由于栅极结构156-6的顶表面与电介质特征124a-6和124b-6的顶表面不是齐平的，因此形成在它们之上的金属层168-6不是平坦的。在一些实施例中，金属层168-6具有部分168a-6和部分168b-6，并且部分168b-6具有经凹陷部分。在一些实施例中，部分168b-6的最靠下的部分低于部分168a-6的最靠下的部分。用于形成栅极结构156-6、电介质特征124a-6和124b-6以及金属层168-6的工艺和材料可以与用于形成栅极结构156、电介质特征124a和124b以及金属层168的工艺和材料相同，因此在此不再赘述。
119.图10a和图10b示出了根据一些实施例的制造半导体结构100-7的中间阶段的截面图。根据一些实施例，半导体结构100-7可以类似于图3和图4b中所示的半导体结构100和100-1，区别是金属层中的开口比电介质特征宽。用于制造半导体结构100-7的材料和工艺可以与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
120.根据一些实施例，如图10a所示，更具体地，执行图2a至图2s所示的工艺，并通过光致抗蚀剂结构170-7的开口178-7来图案化金属层168-7。在一些实施例中，光致抗蚀剂结构170-7的开口178-7比电介质特征124a宽。根据一些实施例，因此，金属层168-7的开口169-7也比电介质特征124a宽，使得栅极结构156-7的部分156a-7和156b-7也被金属层168-7的开口169-7部分地暴露。在一些实施例中，金属层168-7的开口169-7的边缘不与电介质特征124a-7的边缘对齐。
121.根据一些实施例，如图10b所示，之后，执行图2u至图2w所示的工艺以形成半导体结构100-7。由于部分156a-7和156b-7被开口169-7暴露，因此之后形成的电介质层180-7与栅极结构156-7的部分156a-7和156b-7直接接触。根据一些实施例，虽然栅极结构156-7的一些部分未被金属层168-7覆盖，但是纳米结构108’全部被金属层168-7垂直地覆盖(例如，垂直重叠)。用于形成栅极结构156-7、金属层168-7和电介质层180-7的工艺和材料可以与用于形成栅极结构156、金属层168和电介质层180的工艺和材料相同，因此在此不再赘述。
122.图11a和图11b示出了根据一些实施例的制造半导体结构100-8的中间阶段的截面图。根据一些实施例，半导体结构100-8可以类似于图3和图4b中所示的半导体结构100和100-1，区别是金属层中的开口比电介质特征更窄。用于制造半导体结构100-8的材料和工艺可以与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
123.根据一些实施例，如图11a所示，更具体地，执行图2a至图2s所示的工艺，并通过光致抗蚀剂结构170-8的开口178-8来图案化金属层168-8。在一些实施例中，光致抗蚀剂结构170-8的开口178-8比电介质特征124a-8窄。根据一些实施例，因此，金属层168-8的开口169-8比电介质特征124a-8窄，使得电介质特征124a-8被开口169-8部分地暴露并且被金属层168-8部分地覆盖。
124.根据一些实施例，如图11b所示，之后，执行图2u至图2w所示的工艺以形成半导体结构100-8。在一些实施例中，电介质特征124a-8被电介质层180-8部分地覆盖并且被金属层168-8部分地覆盖。用于形成电介质特征124a-8、金属层168-8和电介质层180-8的工艺和材料可以与用于形成电介质特征124a、金属层168和电介质层180的工艺和材料相同，因此在此不再赘述。
125.图12a和图12b示出了根据一些实施例的制造半导体结构100-9的中间阶段的截面
图。根据一些实施例，半导体结构100-9可以类似于图3和图4b中所示的半导体结构100和100-1，区别是金属层中的开口不与电介质特征对齐。用于制造半导体结构100-9的材料和工艺可以与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
126.根据一些实施例，如图12a所示，更具体地，执行图2a至图2s所示的工艺，并通过光致抗蚀剂结构170-9的开口178-9来图案化金属层168-9。在一些实施例中，光致抗蚀剂结构170-7的开口178-9不与电介质特征124a完全对齐。根据一些实施例，因此，金属层168-9的开口169-9不与电介质特征124a完全对齐，使得栅极结构156-9的部分156a-9也部分地被开口169-9暴露。在一些实施例中，金属层168-9的部分168b-9的边缘与电介质特征124a的第一侧壁基本对齐，并且金属层168-9的部分168a-9的边缘不与电介质特征124a的第二侧壁(与第一侧壁相对)对齐。
127.根据一些实施例，如图12b所示，之后，执行图2u至图2w所示的工艺以形成半导体结构100-9。由于部分156a-9被开口169-9暴露，因此之后形成的电介质层180-9与栅极结构156-9的部分156a-9直接接触。根据一些实施例，虽然栅极结构156-9的一些部分未被金属层168-9覆盖，但是纳米结构108’全部被金属层168-9垂直地覆盖(例如，垂直重叠)。用于形成包括部分156a-9、156b-9和156c-9的栅极结构156-9、包括部分168a-9和168b-9的金属层168-9、以及电介质层180-9的工艺和材料可以与用于形成包括部分156a、156b和156c的栅极结构156、包括部分168a和168b的金属层168、以及电介质层180的工艺和材料相同，因此在此不再赘述。
128.图13a和图13b示出了根据一些实施例的制造半导体结构100-10的中间阶段的截面图。根据一些实施例，半导体结构100-10可以类似于图3和图4b中所示的半导体结构100和100-1，区别是金属层中的开口比电介质特征宽并且电介质层延伸到栅极结构中。用于制造半导体结构100-10的材料和工艺可以与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
129.根据一些实施例，如图13a所示，更具体地，执行图2a至图2s所示的工艺，并通过光致抗蚀剂结构170-10的开口178-10来图案化金属层168-10。在一些实施例中，光致抗蚀剂结构170-10的开口178-10比电介质特征124a-10宽。根据一些实施例，因此，金属层168-10的开口169-10比电介质特征124a-10宽，使得栅极结构156-10的部分156a-10和156b-10被开口169-10部分地暴露。此外，根据一些实施例，当金属层168-10被图案化时，栅极结构156-10的部分156a-10和156b-10也被部分地蚀刻，使得开口178-10具有延伸至栅极结构156-10的部分156a-10和156b-10中的延伸部分179。在一些实施例中，当图案化金属层168-10时，电介质特征124a-10也被轻微蚀刻和去除。
130.在一些实施例中，电介质特征124a-10的侧壁的上部部分被开口178-10的延伸部分179暴露。在一些实施例中，延伸部分179的深度小于约2nm，使得纳米结构108’不会被蚀刻工艺损坏。
131.根据一些实施例，如图13b所示，之后，执行图2u至图2w所示的工艺以形成半导体结构100-10。在金属层168-10之上形成电介质层180-10，并且电介质层180-10与栅极结构156-10的部分156a-10和156b-10直接接触。此外，根据一些实施例，电介质层180-10具有形成在开口178-10的延伸部分179中的延伸部分181。
132.在一些实施例中，延伸部分181夹在栅极结构156-10的部分156a-10和电介质特征124a-10之间，以及被夹在栅极结构156-10的部分156b-10和电介质特征124a-10之间。在一些实施例中，延伸部分181的厚度小于约2nm。延伸部分不应太厚，否则可能会破坏对栅极结构156-10的控制。在一些实施例中，延伸部分181具有弯曲的底表面。
133.在一些实施例中，电介质层180-10的延伸部分181的最靠下的部分低于金属层168-10的最靠下的表面。根据一些实施例，虽然栅极结构156-10的一些部分未被金属层168-10覆盖，但是纳米结构108’全部被金属层168-10垂直地覆盖(例如，垂直重叠)。用于形成栅极结构156-10、金属层168-10和电介质层180-10的工艺和材料可以与用于形成栅极结构156、金属层168、电介质特征124a和电介质层180的工艺和材料相同，因此在此不再赘述。
134.图14a和图14b示出了根据一些实施例的制造半导体结构100-11的中间阶段的截面图。根据一些实施例，半导体结构100-11可以类似于图3和图4b中所示的半导体结构100和100-1，区别是金属层中的开口不与电介质特征对齐并且电介质层延伸到栅极结构中。用于制造半导体结构100-11的材料和工艺可以与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
135.根据一些实施例，如图14a所示，更具体地，执行图2a至图2s所示的工艺，并通过光致抗蚀剂结构170-11的开口178-11来图案化金属层168-11。在一些实施例中，光致抗蚀剂结构170-11的开口178-11不与电介质特征124a-11对齐，因此金属层168-11的开口169-11不与电介质特征124a-11对齐。在一些实施例中，栅极结构156-11的部分156a-11和电介质特征124a-11都被金属层168-11的开口169-11部分地暴露。同时，根据一些实施例，电介质特征124a-11被金属层168-11的部分168b-11部分地覆盖。
136.此外，根据一些实施例，当金属层168-11被图案化时，栅极结构156-11的部分156a-11也被部分地蚀刻，使得开口178-11具有延伸至栅极结构156-11的部分156a-11中的延伸部分179’。在一些实施例中，电介质特征124a-11的侧壁的上部部分被开口178-11的延伸部分179’暴露。在一些实施例中，延伸部分179’的深度小于约2nm，使得纳米结构108’不会被蚀刻工艺损坏。
137.根据一些实施例，如图14b所示，之后，执行图2u至图2w所示的工艺以形成半导体结构100-11。在金属层168-11之上形成电介质层180-11，并且电介质层180-11与栅极结构156-11的部分156a-11直接接触。此外，根据一些实施例，电介质层180-11具有形成在开口178-11的延伸部分179中的延伸部分181’。在一些实施例中，延伸部分181’具有弯曲的底表面。
138.在一些实施例中，延伸部分181’夹在栅极结构156-11的部分156a-11和电介质特征124a-11之间。在一些实施例中，电介质层180-11的延伸部分181’的最靠下的部分低于金属层168-11的最靠下的表面。在一些实施例中，延伸部分181’的厚度小于约2nm。延伸部分181’不应太厚，否则可能会破坏对栅极结构156-11的控制。
139.根据一些实施例，虽然栅极结构156-11的一些部分未被金属层168-11覆盖，但是纳米结构108’全部被金属层168-11垂直地覆盖(例如，垂直重叠)。用于形成栅极结构156-111、金属层168-11、电介质特征124a-11以及电介质层180-11的工艺和材料可以与用于形成栅极结构156、金属层168b、电介质特征124a以及电介质层180的工艺和材料相同，因此在此不再赘述。
140.图15a和图15b示出了根据一些实施例的制造半导体结构100-12的中间阶段的截面图。根据一些实施例，半导体结构100-12可以类似于图3和图4b中所示的半导体结构100和100-1，区别是半导体结构100-12中的栅极间隔件相对较低。用于制造半导体结构100-12的材料和工艺可以与用于制造上述半导体结构100和100-1的材料和工艺类似或相同，在此不再赘述。
141.根据一些实施例，更具体地，执行图2a至图2n所示的工艺，并且去除虚设栅极结构、包覆层、第一半导体材料层以及栅极间隔件140-12的上部部分，以形成暴露纳米结构108’的栅极沟槽。根据一些实施例，如图15a所示，之后，栅极结构156-12被形成并且被回蚀刻以暴露栅极间隔件140-12。
142.根据一些实施例，如图15a所示，栅极间隔件140-12的最靠上的部分低于电介质特征124a和124b的原始部分127”的顶表面。此外，根据一些实施例，在执行回蚀刻工艺之后，栅极间隔件140-12的最靠上的部分高于栅极结构156-12的顶表面。如前所述，通过去除栅极间隔件140-12的上部部分，栅极沟槽可以具有更大的顶部部分，并且可以更容易地在栅极沟槽中形成栅极结构156-12。
143.根据一些实施例，如图15b所示，之后，执行图2q至图2w所示的工艺以形成半导体结构100-12。用于形成栅极间隔件140-12和栅极结构156-12的工艺和材料可以与用于形成栅极间隔件140和栅极结构156的工艺和材料相同，因此在此不再赘述。
144.通常，在半导体器件中，可能需要将栅极结构划分为多个部分，并且可在这些部分之间形成隔离结构以隔离不同的栅极结构。然而，随着器件尺寸的不断缩小，用于形成隔离结构的对齐可能变得越来越具有挑战性。因此，在本公开的一些实施例中，电介质特征形成在栅极结构之间以分隔开栅极结构的不同部分。
145.根据一些实施例，如前所述，形成电介质特征(例如，电介质特征124a、124b和124c)，以将栅极结构(例如，栅极结构156)分隔为不同的部分。此外，由于电介质特征与鳍结构(例如，鳍结构104a、104a-1、104b和104c)自对齐，因此不需要复杂的对齐工艺并且可以缩小器件尺寸。
146.此外，根据一些实施例，金属层(例如，金属层168)被图案化以连接栅极结构的一些部分，而栅极结构的一些部分保持与其他部分电隔离。由于栅极结构的多个部分先被电介质特征分隔开，然后需要彼此电连接的部分通过金属层连接，因此对金属层图案化的错位的容限较大。即，金属层的开口(例如，金属层168的开口169)可以与电介质特征轻微地错位而不影响所得半导体结构的性能。因此，可以减小用于防止错位的器件之间的额外间距，并且还可以减小器件尺寸而不牺牲所得器件的性能。
147.应当理解，半导体结构100、100-1、100-2、100-3、100-4、100-5、100-6、100-7、100-8、100-9、100-10、100-11和100-12中所示的元件可以组合和/或交换。例如，半导体结构可以包括半导体结构100、100-1、100-2、100-3、100-4、100-5、100-6、100-7、100-8、100-9、100-10、100-11和100-12中所示的至少两种电介质特征。
148.此外，应注意，图1至图15b中的相同元件可由相同的数字表示，并且可包括类似或相同的材料，并且可由类似或相同的工艺形成。因此，为了简洁起见，省略了这些冗余的细节。此外，尽管图1至图15b是关于该方法描述的，但是应当理解，图1至图15b中所公开的结构不限于该方法，而是可以作为独立于该方法的结构独立存在。类似地，图1至图15b中所示
的方法不限于所公开的结构，而是可以独立于这些结构。此外，根据一些实施例，上述纳米结构可以包括纳米线、纳米片、或其他合适的纳米结构。
149.此外，虽然所公开的方法在下面被图示和描述为一系列动作或事件，但是应当理解，在一些其他实施例中这些动作或事件的所示顺序可以被更改。例如，除了上文所示出和/或描述的那些顺序之外，一些动作可以以不同的顺序进行，和/或与其他动作或事件并行地进行。此外，实现上文描述的一个或多个方面或实施例可能并不需要所有示出的动作。此外，上文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
150.此外，以上描述的术语“大约”、“基本”、“基本上”和“约”考虑了小的变化，并且在不同的技术中可能有变化并且在本领域技术人员理解的偏差范围内。例如，这些术语当与事件或情况结合使用时，可以指事件或状况精确发生的情况以及事件或状况非常近似地发生的情况。
151.可以提供用于形成半导体结构的实施例。半导体结构可以包括围绕纳米结构的栅极结构。此外，可以形成电介质特征以将栅极结构分隔为多个部分。可以在栅极结构的一些部分之上形成金属层，而栅极结构的一些其他部分保持电气断开。通过形成多个部分先被电介质特征分隔开的栅极结构，然后通过金属层重新连接这些部分中的一些，可以减小器件中的间距并且可以提高性能。
152.在一些实施例中，提供了一种半导体结构。半导体结构包括衬底和形成在衬底之上的纳米结构。半导体结构还包括围绕纳米结构的栅极结构和将栅极结构划分为第一部分和第二部分的第一电介质特征。半导体结构还包括形成在栅极结构之上的金属层。此外，栅极结构的第一部分的顶表面、栅极结构的第二部分的顶表面、以及第一电介质特征的顶表面被金属层覆盖。
153.在一些实施例中，提供了一种半导体结构。半导体结构包括衬底和相对于衬底突出的第一鳍基底结构。半导体结构还包括形成在第一鳍基底结构之上的第一纳米结构以及包括位于衬底之上的第一部分、第二部分和第三部分的栅极结构。此外，栅极结构的第一部分围绕第一纳米结构。半导体结构还包括夹在栅极结构的第一部分和第二部分之间的第一电介质特征、以及夹在栅极结构的第一部分和第三部分之间的第二电介质特征。半导体结构还包括形成在栅极结构之上的金属层、以及形成在金属层之上并将金属层分隔为第一部分和第二部分的电介质层。此外，金属层的第一部分从栅极结构的第一部分连续地延伸至栅极结构的第二部分。
154.在一些实施例中，提供了一种用于制造半导体结构的方法。该用于制造半导体结构的方法包括：交替地堆叠第一半导体材料层和第二半导体材料层，以在衬底之上形成半导体堆叠；以及对半导体堆叠进行图案化，以形成鳍结构。该用于制造半导体结构的方法还包括：在鳍结构的第一侧形成第一电介质特征；以及去除鳍结构的第一半导体材料层，以形成纳米结构。该用于制造半导体结构的方法还包括：形成围绕纳米结构并覆盖第一电介质特征的栅极结构；以及去除栅极结构的一部分，以暴露第一电介质特征。该用于制造半导体结构的方法还包括：形成覆盖栅极结构和第一电介质特征的金属层；以及在金属层中形成开口，以暴露第一电介质特征的顶表面。该用于制造半导体结构的方法还包括：在金属层之上并且在金属层的开口中形成电介质层。
155.上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各
个方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与这里引入的实施例相同的目的和/或达到与这里引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
156.示例1.一种半导体结构，包括：
157.衬底；
158.纳米结构，所述纳米结构形成在所述衬底之上；
159.栅极结构，所述栅极结构围绕所述纳米结构；
160.第一电介质特征，所述第一电介质特征将所述栅极结构划分为第一部分和第二部分；以及
161.金属层，所述金属层形成在所述栅极结构之上，
162.其中，所述栅极结构的第一部分的顶表面、所述栅极结构的第二部分的顶表面、以及所述第一电介质特征的顶表面被所述金属层覆盖。
163.示例2.根据示例1所述的半导体结构，其中，所述第一电介质特征包括：
164.底部部分；以及
165.上部部分，所述上部部分形成在所述底部部分之上，
166.其中，所述第一电介质特征的所述上部部分和所述底部部分由不同的电介质材料制成。
167.示例3.根据示例2所述的半导体结构，其中，所述第一电介质特征的所述上部部分和所述底部部分之间的界面高于所述纳米结构中的最靠上的纳米结构的底表面。
168.示例4.根据示例1所述的半导体结构，还包括：
169.第二电介质特征，所述第二电介质特征被形成为与所述纳米结构相邻；以及
170.电介质层，所述电介质层形成在所述金属层之上，
171.其中，所述第一电介质特征和所述第二电介质特征形成在所述纳米结构的相反侧，并且所述电介质层与所述第二电介质特征的顶表面直接接触。
172.示例5.根据示例4所述的半导体结构，其中，所述电介质层与所述栅极结构的一部分直接接触。
173.示例6.根据示例4所述的半导体结构，其中，所述电介质层具有介于所述栅极结构和所述第二电介质特征之间的延伸部分。
174.示例7.根据示例4所述的半导体结构，其中，所述第二电介质特征被所述金属层部分地覆盖。
175.示例8.一种半导体结构，包括：
176.衬底；
177.第一鳍基底结构，所述第一鳍基底结构相对于所述衬底突出；
178.第一纳米结构，所述第一纳米结构形成在所述第一鳍基底结构之上；
179.栅极结构，所述栅极结构包括位于所述衬底之上的第一部分、第二部分和第三部分，其中，所述栅极结构的第一部分围绕所述第一纳米结构；
180.第一电介质特征，所述第一电介质特征夹在所述栅极结构的第一部分和第二部分
之间；
181.第二电介质特征，所述第二电介质特征夹在所述栅极结构的第一部分和第三部分之间；
182.金属层，所述金属层形成在所述栅极结构之上；以及
183.电介质层，所述电介质层形成在所述金属层之上并将所述金属层划分为第一部分和第二部分，
184.其中，所述金属层的第一部分从所述栅极结构的第一部分连续地延伸至所述栅极结构的第二部分。
185.示例9.根据示例8所述的半导体结构，其中，所述金属层的第二部分覆盖所述栅极结构的第三部分。
186.示例10.根据示例8所述的半导体结构，其中，所述第一电介质特征的顶表面与所述第二电介质特征的顶表面基本齐平。
187.示例11.根据示例10所述的半导体结构，其中，所述第一电介质特征的顶表面与所述栅极结构的顶表面基本齐平。
188.示例12.根据示例8所述的半导体结构，还包括：
189.栅极间隔件，所述栅极间隔件形成在所述栅极结构的侧壁上并覆盖所述第一电介质特征和所述第二电介质特征。
190.示例13.根据示例8所述的半导体结构，还包括：
191.第二鳍基底结构和第三鳍基底结构，所述第二鳍基底结构和所述第三鳍基底结构相对于所述衬底突出；以及
192.第二纳米结构和第三纳米结构，所述第二纳米结构形成在所述第二鳍基底结构之上，并且所述第三纳米结构形成在所述第三鳍基底结构之上；
193.其中，所述栅极结构的第二部分围绕所述第二纳米结构，并且所述栅极结构的第三部分围绕所述第三纳米结构。
194.示例14.根据示例13所述的半导体结构，还包括：
195.第一源极/漏极结构，所述第一源极/漏极结构连接所述第一纳米结构；
196.第二源极/漏极结构，所述第二源极/漏极结构连接所述第二纳米结构；以及
197.其中，所述第一电介质特征介于所述第一源极/漏极结构和所述第二源极/漏极结构之间。
198.示例15.一种用于制造半导体结构的方法，包括：
199.交替地堆叠第一半导体材料层和第二半导体材料层，以在衬底之上形成半导体堆叠；
200.对所述半导体堆叠进行图案化，以形成鳍结构；
201.在所述鳍结构的第一侧形成第一电介质特征；
202.去除所述鳍结构的所述第一半导体材料层，以形成纳米结构；
203.形成围绕所述纳米结构并覆盖所述第一电介质特征的栅极结构；
204.去除所述栅极结构的一部分，以暴露所述第一电介质特征；
205.形成覆盖所述栅极结构和所述第一电介质特征的金属层；
206.在所述金属层中形成开口，以暴露所述第一电介质特征的顶表面；以及
207.在所述金属层之上并且在所述金属层的开口中形成电介质层。
208.示例16.根据示例15所述的用于制造半导体结构的方法，其中，所述第一电介质特征包括底部部分和上部部分，并且所述第一电介质特征的上部部分在形成所述金属层之前被部分地去除。
209.示例17.根据示例15所述的用于制造半导体结构的方法，其中，所述金属层的开口不与所述第一电介质特征对齐。
210.示例18.根据示例15所述的用于制造半导体结构的方法，其中，所述金属层的开口还使所述栅极结构的一部分暴露。
211.示例19.根据示例15所述的用于制造半导体结构的方法，还包括：
212.通过所述金属层的开口去除所述栅极结构的一部分。
213.示例20.根据示例15所述的用于制造半导体结构的方法，还包括：
214.在所述鳍结构的第二侧形成第二电介质特征，
215.其中，所述第二电介质特征穿过所述栅极结构并通过所述金属层与所述电介质层分隔开。