半导体结构的制作方法及半导体结构与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。


背景技术：

2.随着半导体芯片的不断发展，芯片的关键尺寸(critical dimension，cd)不断减小，但是光刻机技术存在限制，导致关键尺寸缩小存在极限，使得芯片的存储密度不高。


技术实现要素：

3.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
4.本公开的第一方面，提供了一种半导体结构的制作方法，包括：
5.提供基底，顶部设置有第一沟槽；
6.在所述第一沟槽上形成多个l型堆叠的有源区，所述有源区包括交替堆叠的第一导电层和第一介质层；
7.去除部分所述第一导电层，以在所述有源区中形成l型的第二沟槽；
8.形成电容结构，所述电容结构的部分结构位于所述第二沟槽中，且所述电容结构的第一端部与所述第一导电层连接。
9.在一些实施例中，在所述第一沟槽上形成多个l型堆叠的有源区，包括：
10.在所述基底上形成z型堆叠的有源层；
11.去除所述有源层的部分结构，保留的位于所述第一沟槽中的所述有源层形成多个l型堆叠的有源区。
12.在一些实施例中，所述形成z型堆叠的有源层，包括：
13.在所述基底上交替形成第一导电材料层和第一介质材料层；
14.形成第三沟槽，暴露出所述第一沟槽的底壁，并且暴露出所述第一导电材料层和所述第一介质材料层的侧壁，所述第三沟槽将所述第一导电材料层和所述第一介质材料层分隔成至少两个z型堆叠的有源层。
15.在一些实施例中，形成z型堆叠的有源层后，所述半导体结构的制作方法还包括：
16.去除部分所述第一导电层，以在相邻的所述第一介质层之间形成第四沟槽，所述第四沟槽与所述第三沟槽连通；
17.在所述第四沟槽中形成位线。
18.在一些实施例中，去除所述有源层的部分结构，包括：
19.去除超出所述第一沟槽的所述有源层，以形成l型堆叠的有源层；和/或，
20.去除所述有源层的部分结构，以形成多个第五沟槽，所述第五沟槽将所述有源层分隔成多个有源区。
21.在一些实施例中，所述去除所述有源层的部分结构之后，所述半导体结构的制作
方法还包括：
22.填充所述第一沟槽；
23.平坦化填充后的所述第一沟槽的顶面。
24.在一些实施例中，平坦化填充后的所述第一沟槽的顶面后，所述半导体结构的制作方法还包括：
25.形成多个字线，所述字线与所述有源区接触。
26.在一些实施例中，去除部分所述第一导电层，以在所述有源区中形成l型的第二沟槽，包括：
27.在填充后的所述第一沟槽的顶面形成第二介质层和第一支撑层；
28.形成第一通孔，所述第一通孔在所述基底的厚度方向上贯穿所述第二介质层和所述第一支撑层，以暴露出所述第一导电层的顶面；
29.沿所述第一通孔去除所述第一导电层的部分结构。
30.在一些实施例中，形成电容结构，包括：
31.通过所述第一通孔，在所述第二沟槽和所述第一通孔中形成所述电容结构。
32.在一些实施例中，形成电容结构后，半导体结构的制作方法还包括：
33.在所述第一支撑层的顶面形成第三介质层和第二支撑层；
34.形成第二通孔和第三通孔，所述第二通孔在所述基底的厚度方向上贯穿所述第三介质层和所述第二支撑层，并暴露出所述电容结构的第二端部，所述第三通孔在所述基底的厚度方向上贯穿所述第三介质层、所述第二支撑层、所述第一支撑层和所述第二介质层，并暴露出所述字线的至少部分顶面；
35.在所述第二通孔中形成所述电容导电结构，在所述第三通孔中形成字线导电结构。
36.根据本公开实施例的第二方面，提供了一种半导体结构，包括：
37.基底；
38.有源区，设置于所述基底上，所述有源区为l型堆叠的结构，包括交替堆叠的第一导电层和第一介质层；
39.电容结构，所述电容结构的第一端部呈l型且与所述第一导电层连接。
40.在一些实施例中，所述半导体结构还包括：
41.位线，位于相邻所述第一介质层之间，所述位线与所述第一导电层连接。
42.在一些实施例中，所述半导体结构还包括：
43.字线，覆盖所述第一导电层和所述第一介质层的部分侧壁。
44.在一些实施例中，所述半导体结构还包括：
45.填充层，位于所述基底上；
46.叠层结构，位于所述填充层上；
47.所述叠层结构为第一支撑层、第二介质层和第一支撑层的叠层结构，所述第二介质层和所述第一支撑层设置有第一通孔，所述第一通孔在所述基底的厚度方向上贯穿所述第二介质层和所述第一支撑层，所述电容结构设置于所述第一通孔中。
48.在一些实施例中，所述半导体结构还包括：
49.第三介质层，位于所述第一支撑层上；
50.第二支撑层，位于所述第三介质层上；
51.其中，所述第三介质层和所述第二支撑层设置有第二通孔，所述第二通孔在所述基底的厚度方向上贯穿所述第三介质层和所述第二支撑层，暴露出所述电容结构的第二端部。
52.本公开提供的半导体结构的制作方法及半导体结构中，形成l型的有源区，并在有源区中形成l型的第二沟槽，进而能够在第二沟槽中形成l型的电容结构，l型的电容结构的下电极和上电极具有更大的相对面积，具有更大的电容容量，利于提高存储密度。
53.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
54.并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
55.图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。
56.图2是根据一示例性实施例示出的形成基底的半导体结构的示意图。
57.图3是根据一示例性实施例示出的形成有源层后半导体结构的示意图。
58.图4是根据一示例性实施例示出的形成光刻胶层后半导体结构的示意图。
59.图5是根据一示例性实施例示出的形成第三沟槽后半导体结构的示意图。
60.图6是根据一示例性实施例示出的形成第四沟槽后半导体结构的示意图。
61.图7是根据一示例性实施例示出的形成第一涂层后半导体结构的示意图。
62.图8是根据一示例性实施例示出的形成位线材料层后半导体结构的示意图。
63.图9是根据一示例性实施例示出的形成位线后半导体结构的示意图。
64.图10是根据一示例性实施例示出的形成光刻胶层后半导体结构的示意图。
65.图11是根据一示例性实施例示出的形成图案化光刻胶层后半导体结构的示意图。
66.图12是根据一示例性实施例示出的形成多个有源区后半导体结构的示意图。
67.图13是根据一示例性实施例示出的形成光刻胶层后半导体结构的示意图。
68.图14是根据一示例性实施例示出的形成图案化光刻胶层后半导体结构的示意图。
69.图15是根据一示例性实施例示出的形成l型有源区后半导体结构的示意图。
70.图16是根据一示例性实施例示出的形成填充层后半导体结构的示意图。
71.图17是根据一示例性实施例示出的形成第六沟槽后半导体结构的示意图。
72.图18是根据一示例性实施例示出的形成字线材料层后半导体结构的示意图。
73.图19是根据一示例性实施例示出的形成字线后半导体结构的示意图。
74.图20是根据一示例性实施例示出的形成第一支撑层和第二介质层后半导体结构的示意图。
75.图21是根据一示例性实施例示出的形成第二沟槽后半导体结构的示意图。
76.图22是根据一示例性实施例示出的形成电容结构后半导体结构的示意图。
77.图23是图22中a区域的放大图。
78.图24是根据一示例性实施例示出的形成第二通孔和第三通孔后半导体结构的示
意图。
79.图25是根据一示例性实施例示出的形成电容导电结构和字线导电结构后半导体结构的示意图。
80.附图标记：
81.10、基底；11、衬底；12、低介电常数材料层；13、氧化物层；131、底板；132、侧板；133、第一沟槽；
82.20、有源区；20’、有源层；21、第一导电层；21’、第一导电材料层；22、第一介质层；22’、第一介质材料层；23、第二沟槽；
83.30、电容结构；31、下电极；32、介电层；33、上电极；
84.40、第三沟槽；
85.50、第四沟槽；51、位线；51’、位线材料层；52、第一涂层；
86.60、第五沟槽；
87.70、填充层；
88.80、第六沟槽；81、字线；81’、字线材料层；811、字线导电结构；82、第二涂层；
89.90、第一支撑层；
90.100、第二介质层；
91.110、第一通孔；
92.120、第二支撑层；
93.130、第三介质层；
94.140、第二通孔；141、电容导电结构141；
95.150、第三通孔；
96.160、光刻胶层。
具体实施方式
97.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
98.随着半导体芯片的不断发展，芯片的关键尺寸(critical dimension，cd)不断减小，但是光刻机技术存在限制，导致关键尺寸缩小存在极限，使得芯片的存储密度不高。
99.本公开示例性的实施例中提供一种半导体结构的制作方法，图1示出了根据本公开一示例性实施例提供的半导体结构的制作方法的流程图，图2-图25为半导体结构的制作方法的各个阶段的示意图，下面结合图2-图25对半导体结构的制作方法进行介绍。
100.本实施例对半导体结构不做限制，下面将以半导体结构为动态随机存储器(dram)为例进行介绍，但本实施例并不以此为限，本实施例的半导体结构还额可以为其他的结构。
101.如图2所示，本公开一示例性实施例提供的半导体结构的制作方法，包括如下步骤：
102.s100、提供基底，顶部设置有第一沟槽。
103.具体地，如图2所示，基底10包括衬底11。衬底11的材料可以为硅(si)、锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物，衬底11用于支撑设置在其上方的元器件。
104.参照图2，衬底11上方设置有低介电常数(low-k)材料层12，低介电常数材料层12可以通过原子层沉积工艺(atomic layer deposition，简称ald)、气相沉积工艺(chemical vapor deposition，简称cvd)等沉积工艺形成，低介电常数材料层12的材料比如硅碳氮(sicn)，低介电常数材料层12用于将衬底11与低介电常数材料层12上方的元器件进行隔离。
105.参照图2，低介电常数材料层12上设置有氧化物层13，氧化物层13的顶面具有第一沟槽133。氧化物层13可以通过前述沉积工艺或者高密度等离子体(hdp)工艺形成，氧化物层13例如可以是等离子体增强的四乙基原硅酸盐(teos)层。
106.其中，形成第一沟槽133的过程如下，在形成氧化物层13之后，通过光刻、光刻工艺去除氧化物层13的部分结构，被去除氧化物层13的区域构成第一沟槽133。在一个示例中，参照图2，去除氧化物层13的部分结构后，保留的氧化物层13呈u型(沿图2中所示x方向观看)，u型的氧化物层13包括一个底板131和两个侧板132，底板131的顶面构成第一沟槽133的底壁，侧板132的侧壁构成第一沟槽133的两个侧壁，从而在后续工艺形成有源层20’时，有源层20’能够覆盖底板131的顶面、两个侧板132的侧面和侧板132的顶面，使得有源层20’呈带翼缘的u型。在另一个示例中(该示例未在附图示出)，去除氧化物层的部分结构后，保留的氧化物层呈l型，l型的氧化物层包括一个底板和一个侧板，底板的顶面构成第一沟槽的底壁，侧板的侧面构成第一沟槽的侧壁，从而在后续工艺形成有源层时，有源层能够覆盖底板的顶面、侧板的侧面和侧板的顶面，使得有源层呈z型。
107.s200、在第一沟槽上形成多个l型堆叠的有源区，有源区包括交替堆叠的第一导电层和第一介质层。
108.该步骤中，如图15所示，可以通过沉积工艺在基底10上形成l型堆叠的有源区20。
109.其中，参照图15，有源区20包括沿竖直方向交替堆叠的第一导电层21和第一介质层22，第一导电层21的材料比如可以是多晶硅(poly)、钨(w)、铜(cu)等，第一介质层22比如可以是氮化硅(sin
x
)层、氧化硅(sio
x
)层、或者氮化硅(sin
x
)层与氧化硅(sio
x
)层的叠层。
110.s300、去除部分第一导电层，以在有源区中形成l型的第二沟槽。
111.该步骤中，如图20和图21所示，可以通过刻蚀工艺去除部分第一导电层21。
112.在一个示例中，参照图21，刻蚀气体能够以第一介质层22为掩膜，向下(图2中所示z方向的反向)刻蚀去除相邻第一介质层22之间的第一导电层21，并且刻蚀气体能够通过自身的扩散作用在横向(图2中所示x方向和y方向)去除部分第一导电层21，从而在相邻的第一介质层22之间形成l型的第二沟槽23。
113.s400、形成电容结构，电容结构的部分结构位于第二沟槽中，且电容结构的第一端部与第一导电层连接。
114.该步骤中，如图22和图23所示，可以通过沉积工艺依次形成电容结构30的下电极31、介电层32和上电极33。在一个示例中，参照图23，下电极31可以与有源区20(也即第一导电层21和第一介质层22)连接，上电,33与电容导电结构141(参照图25，后文有详细介绍)连接，下电极31和上电极33相当于平行板电容器的两个极板，在电流作用下，电容结构30能够
存储、释放电荷，实现逻辑“1”和逻辑“0”的功能。
115.本公开实施例中，形成l型的有源区，并在有源区中形成l型的第二沟槽，进而能够在第二沟槽中形成l型的电容结构，l型的电容结构的下电极和上电极具有更大的相对面积，具有更大的电容容量，利于提高存储密度。
116.在一个示例性实施例中，上述实施例中步骤s200：在第一沟槽上形成多个l型堆叠的有源区，具体可以包括以下步骤：
117.s210、在基底上形成z型堆叠的有源区。
118.该步骤中，如图5所示，可以通过沉积工艺在基底10上交替形成第一导电层21和第一介质层22，第一导电层21和第一介质层22构成有源区20。
119.在一个示例中，在u型的氧化物层13上形成z型有源层20’时，半导体结构的制作方法具体可以包括以下步骤：
120.s211、在基底上交替形成第一导电材料层和第一介质材料层。
121.该步骤中，如图3所示，可以通过沉积工艺在基底10上交替形成第一导电材料层21’和第一介质材料层22’，第一导电材料层21’和第一介质材料层22’均呈带翼缘的u型。
122.s212、形成第三沟槽，暴露出第一沟槽的底壁，并且暴露出第一导电材料层和第一介质材料层的侧壁，第三沟槽将第一导电材料层和第一介质材料层分隔成两个z型堆叠的有源层。
123.该步骤中，如图4和图5所示，可以通过刻蚀工艺去除第一导电材料层21’和第一介质材料层22’的部分结构，暴露出第一沟槽133的部分底壁，第一导电材料层21’和第一介质材料层22’的被去除的区域形成第三沟槽40。第三沟槽40能够将得到保留的第一导电材料层21’和第一介质材料层22’分隔成两个独立的z型有源层20’。
124.在另一个示例中，在l型的氧化物层13上形成有源层20’时，能够直接形成z型有源层20’。
125.需要说明的是，与在l型氧化物层13上形成有源层20’相比，在u型氧化物层13上形成有源层20’的方案能够在相近工艺步骤情况下制作双倍数量的电容结构30，因此，在实际生产中通常将氧化物层13刻蚀形成u型，以制作更多电容结构30，提高半导体结构的存储密度。
126.其中，在形成z型堆叠的有源层20’后，半导体结构的制作方法还包括：
127.s213、去除部分第一导电层，以在相邻的第一介质层之间形成第四沟槽，第四沟槽与第三沟槽连通。
128.该步骤中，如图4所示，可以通过刻蚀工艺去除部分第一导电层21，具体地，刻蚀气体能够在水平方向(图2中所示x方向和y方向)进行扩散以去除部分第一导电层21。
129.s214、在第四沟槽中形成位线。
130.该步骤中，如图7至图9所示，可以通过沉积工艺在第四沟槽50中形成位线51。
131.具体地，参照图7至图9，可以先在基底10上形成第一涂层52，第一涂层52能够覆盖第一介质层22和第一导电层21的表面，具体地，第一涂层52至少能够覆盖第四沟槽50的表面。第一涂层52的材料例如氮化钛(tin)，氮化钛与金属的亲和力小，抗粘结温度高，并且在高温下具有阻止扩散的作用，具有良好的抗粘结磨损和抗扩散磨损能力。
132.在形成第一涂层52之后，参照图8，可以通过沉积工艺在基底10上形成位线材料层
51’，位线材料层51’至少填充第三沟槽40和第四沟槽50。通过刻蚀工艺去除部分位线材料层51’，保留位于第四沟槽50中的位线材料层51’，保留的位线材料层51’形成位线51，位线51沿第一方向(图2中所示x方向)延伸。位线51的材料比如可以是铜(cu)、钨(w)等导电材料。
133.s220、去除有源区的部分结构，保留的位于第一沟槽中的有源层形成多个l型堆叠的有源区。
134.去除有源层的部分结构，具体可以包括以下步骤：
135.s221、去除超出第一沟槽的有源层，以形成l型堆叠的有源层。
136.该步骤中，如图10和图15所示，可以在有源层20’上形成光刻胶层160，光刻胶层160暴露出超出(图2中所示z方向)第一沟槽133的有源层20’的顶面，从而可以通过光刻、刻蚀工艺去除未被光刻胶层160覆盖的有源层20’，直至暴露出挡板的被有源层20’覆盖的顶面，从而形成l型堆叠的有源层20’。
137.s222、去除有源层的部分结构，以形成多个第五沟槽，第五沟槽将有源层分隔成多个有源区。
138.该步骤中，如图11所示，可以在有源层20’上形成多个光刻胶层160，多个光刻胶层160沿第一方向(图2中所示x方向)排布，从而能够通过光刻、刻蚀工艺去除未被光刻胶层160覆盖的有源层20’，使得有源层20’分隔成多个独立的有源区20。
139.需要说明的是，步骤s226需要在形成位线51之后执行。
140.其中，在去除有源层20’的部分结构之后，半导体结构的制作方法还可以包括以下步骤：
141.s223、填充第一沟槽。
142.该步骤中，如图16所示，可以通过沉积工艺在基底10上形成填充层70，填充层70能够将第一沟槽133的凹陷处填充，以作为位线51的隔离结构。。
143.s224、平坦化填充后的第一沟槽的顶面。
144.该步骤中，如图16所示，可以通过化学机械抛光工艺(chemical mechanical polishing，cmp)对填充层70的顶面进行抛光。
145.s225、形成多条字线，字线与有源区接触。
146.该步骤中，如图19所示，可以在填充层70的顶面形成光刻胶层(图17未示出)，光刻胶层能够暴露出填充层70的部分的顶面，通过光刻、刻蚀工艺去除填充层70暴露的部分，在填充层70中形成第六沟槽80，第六沟槽80能够暴露出有源区20的部分顶面和侧面，进而可以在第六沟槽80中沉积导电材料以形成字线。
147.其中，参照图18在沉积导电材料之前，可以先在第六沟槽80中沉积形成第二涂层82，第二涂层82具有阻止导电材料扩散的作用，第二涂层82的材料比如可以是氮化钛(tin)。
148.在一个示例性实施例中，上述实施例中步骤s300中去除部分第一导电层21，以在有源区20中形成l型的第二沟槽23，具体可以包括以下步骤：
149.s310、在填充后的第一沟槽的顶面形成第二介质层和第一支撑层。
150.该步骤中，如图20所示，可以通过沉积工艺在填充后的第一沟槽133的顶面形成第二介质层100和第一支撑层90，具体地，通过沉积工艺在填充层70的顶面依次交替形成多层
第一支撑层90和第二介质层100和第一支撑层90，每两层第一支撑层90之间存在一层第二介质层100。在一些可能的实施方式中，可以在填充层70上形成两层第一支撑层90和一层第二介质层100。
151.通过设置多个第一支撑层90，能够形成具有更大深宽比的电容结构30，满足更高的集成度和设计尺寸不断减小的要求。
152.其中，第一支撑层90的材料比如可以是氮化硅(sin)，第二介质层100的材料比如可以是四乙基原硅酸盐(teos)。
153.s320、形成第一通孔，第一通孔在基底的厚度方向上贯穿第二介质层和第一支撑层，以暴露出第一导电层的顶面。
154.该步骤中，如图20和21所示，可以通过光刻、刻蚀工艺去除第一支撑层90和第二介质层100的部分结构，从而在第一支撑层90和第二介质层100中形成第一通孔110，第一通孔110在基底10的厚度方向(图25中所示z方向)上贯穿第一支撑层90和第二介质层100，第一通孔110能够暴露出第一导电层21的顶面。第一通道用于在后续工艺中作为刻蚀气体的通道，以及用于形成电容结构30。
155.s330、沿第一通孔110去除第一导电层21的部分结构。
156.该步骤中，如图21所示，可以通过刻蚀工艺去除第一导电层21的部分结构。具体地，刻蚀气体能够以第一通孔110为通道向下运动，刻蚀气体接触第一导电层21后，能够以相邻的第一介质层22为掩膜，去除相邻第一介质层22之间的第一导电层21。
157.在一个示例性实施例中，上述实施例中步骤s400：形成电容结构30，具体可以包括以下步骤：
158.s410、通过第一通孔，在第二沟槽和第一通孔中形成电容结构。
159.如图22和图23所示，电容结构30包括下电极31(bottom electrode，be)和上电极33(topelectrode，te)，以及设置于下电极31和上电极33之间的介电层32，形成电容结构30的步骤可以是依次形成下电极31、介电层32和上电极33。
160.具体地，参照图22和图23，可以将导电材料沉积在第一通孔110的侧壁、第二沟槽23的侧壁和底壁上以形成下电极31，接着，可以将高介电常数(high-k)材料沉积在下电极31的表面以形成介电层32，然后，可以采用沉积工艺将导电材料沉积在介电层32的表面以形成上电极33。其中，高介电常数材料比如可以是alo
x
、hfo
x
、zro
x
、tao
x
中的任意一种或多种的组合，导电材料受限于介电材料与多晶硅电极之间的界面质量可能随着介电常数的升高而降低，从而导电材料多采用高功函(work function)的金属，比如可以是tin
x
、tan
x
、wn
x
等难熔金属材料中的任意一种或多种的组合。
161.需要说明的是，通过沉积工艺在形成下电极、介电层和上电极的过程中，部分导电材料和高介电常数材料会形成于第一支撑层90的顶面，可以采用化学机械抛光工艺去除该部分材料，以暴露出第一支撑层90的顶面。
162.在形成电容结构30之后，把半导体结构的制作方法还包括以下步骤：
163.s420、在第一支撑层的顶面形成第三介质层和第二支撑层。
164.该步骤中，如图24所示，可以采用沉积工艺在第一支撑层90的顶面形成第三介质层130和第二支撑层120。第二支撑层120的材料可以与第一支撑层90的材料相同，第三介质层130的材料可以与第二介质层100的材料相同。
165.s430、形成第二通孔140和第三通孔150，第二通孔140在基底10的厚度方向上贯穿第三介质层130和第二支撑层120，并暴露出电容结构30的第二端部，第三通孔150在基底10的厚度方向上贯穿第三介质层130、第二支撑层120、第一支撑层90和第二介质层100，并暴露出字线的至少部分顶面。
166.该步骤中，如图25所示，可以通过光刻、刻蚀工艺去除第二支撑层120和第三介质层130的部分结构，从而在第二支撑层120和第三介质层130中形成第二通孔140，第二通孔140在基底10的厚度方向(图25中所示z方向)上贯穿第二支撑层120和第三介质层130，第二通孔140能够暴露出电容结构30的第二端部的上电极，第二通孔140形成的通道用于在后续工艺中形成电容导电结构141。
167.该步骤中，如图25所示，在形成第二通孔140的同时，也可以通过光刻、刻蚀工艺去除第二支撑层120、第三介质层130、第一支撑层90和第二介质层100，第三通孔150能够暴露出字线的至少部分顶面，第三通孔150形成的通道用于在后续工艺中形成字线导电结构811。
168.s440、在第二通孔140中形成电容导电结构141，在第三通孔150中形成字线导电结构811。
169.该步骤中，如图25所示，可以采用沉积工艺在第二通孔140中形成电容导电结构141，电容导电结构141的材料比如铜(cu)、钨(w)、tinx、tanx、wnx等。
170.该步骤中，如图25所示，可以采用沉积工艺在第三通孔150中形成字线导电结构811，字线导电结构811的材料可以与电容导电结构141的材料相同。
171.需要说明的是，在形成电容导电结构141和字线导电结构811之前，可以先在第二通孔140和第三通孔150中形成第三涂层(未示出)，第三涂层能够防止金属材料扩散，第三涂层的材料比如可以是氮化钛(tin)。
172.根据本公开一示例性实施例，如图25所示，本公开实施例还提供一种半导体结构，半导体结构包括基底10、有源区20和电容结构30。
173.本实施例中，如图25所示，基底10包括衬底11，衬底11的材料可以为硅(si)、锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物，衬底11用于支撑设置在其上方的元器件。参照图25，衬底11上方设置有低介电常数(low-k)材料层，比如硅碳氮(sicn)，低介电常数材料层12用于将衬底11与低介电常数材料层12上方的元器件进行隔离。参照图25，低介电常数材料层12上设置有氧化物层13，氧化物层13的顶面具有第一沟槽133。氧化物层13可以通过前述沉积工艺或者高密度等离子体(hdp)工艺形成，氧化物层13例如可以是等离子体增强的四乙基原硅酸盐(teos)层。
174.本实施例中，如图25所示，基底10上设置有l型堆叠的有源区20，有源区20包括交替堆叠的第一导电层21和第一介质层22。第一导电层21的材料比如可以是多晶硅(poly)、钨(w)、铜(cu)等，第一介质层22比如可以是氮化硅(sinx)层、氧化硅(siox)层、或者氮化硅(sinx)层与氧化硅(siox)层的叠层。相邻的第一介质层22之间具有l型的第二沟槽23。
175.本实施例中，如图23和图25所示，电容结构30的部分结构位于第二沟槽23中，且电容结构30的第一端部与第一导电层21连接。电容结构30包括下电极31(bottom electrode，be)和上电极33(topelectrode，te)，以及设置于下电极31和上电极33之间的介电层32。
176.其中，参照图25，半导体结构还包括填充层70和叠层结构，填充层70位于基底10上，叠层结构位于填充层70上，叠层结构为第一支撑层90、第二介质层100和第一支撑层90的叠层结构，叠层结构设置有第一通孔110，第一通孔110在基底10的厚度方向上(图25中所示z方向)上贯穿叠层结构，电容结构30位于第一通孔110中。其中，第一支撑层90的材料比如可以是氮化硅(sin)，第二介质层100的材料比如可以是四乙基原硅酸盐(teos)。
177.其中，参照图25，半导体结构还包括第二支撑层120和第三介质层130，第三介质层130位于第一支撑层90上，第二支撑层120位于第三介质层130上，第三介质层130和第二支撑层120设置有第二通孔140，第二通孔140在基底10的厚度方向上贯穿第三介质层130和第二支撑层120，以暴露出电容结构30的第二端部的上电极，第二通孔140中设置有电容结构30导电结构。
178.其中，参照图25，半导体结构还包括位线51和字线81。位线51位于相邻第一介质层22之间，位线51与第一导电层21连接。字线81覆盖第一导电层21和第一介质层22的部分侧壁，从而字线81能够控制有源区20的沟道区的连通或者断开，以实现控制电容结构30的读取和写入。
179.在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
180.在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
181.在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
182.可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
183.在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
184.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。