半导体装置以及半导体装置的制造方法与流程

1.本公开涉及半导体装置以及半导体装置的制造方法。


背景技术：

2.以往，如jp特开平9-232597号公报中也记载的那样，存在具有肖特基结的半导体器件。在该半导体器件中，在具有沟槽的半导体层表面形成绝缘膜，在沟槽内埋入导电体，将与沟槽相邻的半导体层表面的绝缘膜通过蚀刻去除来使半导体层表面露出，在该半导体层表面形成肖特基结。


技术实现要素：

3.根据本公开的1个方式的半导体装置的制造方法，在具有沟槽的半导体层的表面形成绝缘膜，在该沟槽内埋入导电体，将与该沟槽相邻的半导体层表面的绝缘膜通过蚀刻去除来使半导体层表面露出。进而，对所述半导体层表面进行蚀刻，以使其相对于覆盖所述沟槽的内表面的绝缘膜的上端相对地降低。之后，在所述半导体层表面形成肖特基结。
4.本公开的1个方式的半导体装置具备：具有沟槽的半导体层；覆盖所述沟槽的内表面的绝缘膜；在被所述绝缘膜覆盖的所述沟槽内埋设的导电体；和与相邻于所述沟槽的半导体层表面形成肖特基结的肖特基结层。并且，所述肖特基结位于比覆盖所述沟槽的内表面的绝缘膜的上端更下方的位置。
附图说明
5.图1是用于说明本公开一实施方式所涉及的半导体装置的制造工艺的剖面示意图。
6.图2是用于说明紧接图1的制造工艺的剖面示意图。
7.图3是用于说明紧接图2的制造工艺的剖面示意图。
8.图4是用于说明紧接图3的制造工艺的剖面示意图。
9.图5是用于说明紧接图4的制造工艺的剖面示意图，表示半导体装置的模型a4。
10.图6是与图2对应的放大图。
11.图7是与图3对应的放大图。
12.图8是与图4对应的放大图。
13.图9是与图5对应的放大图。
14.图10是表示半导体装置的模型a1的剖面示意图。
15.图11是表示半导体装置的模型a2的剖面示意图。
16.图12是表示半导体装置的模型a3的剖面示意图。
17.图13是表示半导体装置的模型a5的剖面示意图。
18.图14是表示模型a1-a5的相反方向的电压-电流特性的图表。
具体实施方式
19.以下参考附图来说明本公开的一实施方式。
20.参考附图来说明半导体装置的制造方法。
21.〔制造方法的概要〕
22.如图1所示那样，在具有沟槽10的半导体层11的表面形成绝缘膜12，在该沟槽10内埋入导电体13。作为导电体13，例如能运用多晶硅。半导体层11能举出硅为例，绝缘膜12能举出硅氧化膜为例。
23.(绝缘膜蚀刻工序)
24.接下来，将与沟槽10相邻半导体层表面11a的绝缘膜12通过蚀刻去除，如图2所示那样，使半导体层表面11a露出。这时，有时为了使半导体层表面11a充分露出而绝缘膜12被过蚀刻，覆盖沟槽10的内表面10a的绝缘膜12的上端12a被更深地蚀刻。在图2中，示出上端12a位于比半导体层表面11a更靠下方的位置的情况。在该情况下，半导体层表面11a上的绝缘膜被充分去除。另外，关于本半导体装置及其制造方法的说明中的上下，是将从半导体层11的表面向下挖沟槽10的方向设为下，将其相反设为上，而不是说本半导体装置的制造时或使用时的上下方向(重力方向)。
25.(半导体层表面蚀刻工序)
26.进而，如图3所示那样，对半导体层表面11a进行蚀刻，使其相对于覆盖沟槽10的内表面10a的绝缘膜12的上端12a相对地降低。即，使半导体层表面11a比相对于图2中的绝缘膜12的上端12a的位置更加降低。在此，如图3所示那样，对半导体层表面11a进行蚀刻，以使其降低到比绝缘膜12的上端12a更下方。但也可以将半导体层表面11a降低至比绝缘膜12的上端12a更上方的给定位置或与上端12a相同位置。这意味着相对于绝缘膜12的上端12a降低半导体层表面11a的高度水平。
27.(肖特基结形成工序)
28.之后，如图4所示那样，在半导体层表面11a形成肖特基结层14来形成肖特基结。在此，肖特基结层14例如可以是镍硅化物，也可以是镍、钼、铂等金属。
29.接下来，在金属层14、导电体13以及绝缘膜12的上端12a之上形成铝，作为上表面电极15。实施其他所需的工序来使半导体装置完成。
30.〔制造方法的补充说明和半导体装置的说明〕
31.为了明示上述各工序时的构造而示出放大图。图6是与图2对应的放大图，图7是与图3对应的放大图，图8是与图4对应的放大图，图9是与图5对应的放大图。
32.将图5以及图9所示的构造的半导体装置设为模型a4。根据半导体层表面11a与绝缘膜12的上端部12b的位置关系的差异，将图10所示的构造的半导体装置设为模型a1，将图11所示的构造的半导体装置设为模型a2，将图12所示的构造的半导体装置设为模型a3，将图13所示的构造的半导体装置设为模型a5。
33.全部模型a1-a5的半导体装置具备：具有沟槽10的半导体层11；覆盖沟槽10的内表面的绝缘膜12；在被绝缘膜12覆盖的沟槽10内埋设的导电体13；与相邻于沟槽10的半导体层表面11a形成肖特基结的肖特基结层14。
34.在模型a1的半导体装置中，半导体层11与肖特基结层14的肖特基结与覆盖沟槽10的内表面10a的绝缘膜12的上端12a就上下方向位置而言是相同位置。在图10的剖面图中，
是绝缘膜12和肖特基结层14以点相接的构造。换言之，半导体层11和上表面电极15是不经由肖特基结层14地以点相接的构造。
35.在模型a2-a5的半导体装置中，半导体层11与肖特基结层14的肖特基结位于比覆盖沟槽10的内表面10a的绝缘膜12的上端12a更下方的位置。
36.在模型a4中，在图8的肖特基结形成工序中，使构成肖特基结的肖特基结层14的端面14a的100％的区域与绝缘膜12的上端部12b在厚度方向t上交叠并相互接触。关于模型a5也同样。
37.其结果，图9所示的模型a4以及图13所示的模型a5中，构成肖特基结的肖特基结层14的端面14a的100％的区域与绝缘膜12的上端部12b在厚度方向t上交叠并相互接触。
38.模型a5中，绝缘膜12的上端部12b突出到比肖特基结层14的肖特基结的相反面即上表面更上方。这样的构造中，作为上述的交叠，确保100％的交叠量，并且制造容易。
39.在制造模型a3-a5时的肖特基结形成工序中，使构成肖特基结的肖特基结层14的端面14a当中的至少下部50％的下部区域与绝缘膜12的上端部12b在厚度方向t上交叠并相互接触。
40.其结果，模型a3-a5中，构成肖特基结的肖特基结层14的端面14a当中的至少下部50％的下部区域与绝缘膜12的上端部12b在厚度方向t上交叠并相互接触。
41.模型a3中，构成肖特基结的肖特基结层14的端面14a当中的下部50％的下部区域与绝缘膜12的上端部12b在厚度方向t上交叠并相互接触。
42.在制造模型a2-a5时的肖特基结形成工序中，使构成肖特基结的肖特基结层14的端面14a的下部区域与绝缘膜12的上端部12b在厚度方向t上交叠并相互接触。
43.模型a2中，构成肖特基结的肖特基结层14的端面14a当中的下部不足50％的微小的下部区域与绝缘膜12的上端部12b在厚度方向t上交叠并相互接触。交叠的长度例如是0.01μm。
44.关于以上的模型a1-a5的肖特基二极管，调查相反方向的电压-电流特性的结果，如图14所示。
45.最抑制相反方向电流的是模型a5，其次是模型a4。在模型a4和模型a5中，差微小。模型a4、a5是交叠量100％的模型。认为由于肖特基结被从上表面电极15隔绝，因此抑制了漏电流。
46.接下来，抑制了相反方向电流的是模型a3，是交叠量50％的模型。接着，是模型a2、a1。关于模型a1和模型a2，成为大致相同的结果。
47.关于实施上述的半导体层表面蚀刻工序所带来的相反方向特性的改善效果，特别在交叠量50％以上，能看到显著的效果。
48.(硅化物)
49.在上述的肖特基结形成工序中，运用通过硅化物工艺形成肖特基结并将构成肖特基结的肖特基结层14设为硅化物的方法。
50.即，在模型a1-a5中，肖特基结层14是硅化物。
51.(绝缘膜蚀刻工序与半导体层表面蚀刻工序的关系)
52.可以在上述的绝缘膜的蚀刻工序中进行上述的半导体层表面的蚀刻工序。也可以将具有实施上述绝缘膜蚀刻工序前的构造的晶片收纳于蚀刻腔室，通过在绝缘膜12的蚀刻
的后期添加蚀刻半导体层11的气体，在绝缘膜12的蚀刻的进展期间的后期使半导体层11的蚀刻进展，来蚀刻半导体层表面11a。
53.并不拘泥于此，也可以在绝缘膜12的蚀刻工序之后，进行半导体层表面11a的蚀刻工序。在该情况下，可以在相同的腔室中进行绝缘膜12的蚀刻和半导体层表面11a的蚀刻，也可以移动到其他腔室进行。
54.此外，也可以在上述的绝缘膜蚀刻工序之后且肖特基结形成工序前，在进行电极形成前的清洗时，对晶片表面使用各向异性的蚀刻液来蚀刻半导体层表面11a。
55.根据以上的本发明的实施方式的制造方法，通过上述的半导体层表面蚀刻工序，使半导体层表面11a接近于或低于覆盖沟槽10的内表面10a的绝缘膜12的上端12a的高度水平。由此，能在反向电压施加时将肖特基结层14的端面14a附近的肖特基结的缘部处的漏电流抑制得低。
56.此外，由于能充分去除半导体层表面11a上的绝缘膜，因此能得到良好的特性的肖特基结。
57.根据以上的本发明的实施方式的半导体装置，能在反向电压施加时将肖特基结层14的端面14a附近的肖特基结的缘部处的漏电流抑制得低。
58.充分去除了半导体层表面11a上的绝缘膜，肖特基结的特性良好。
59.以上说明了本公开的实施方式，但本实施方式是作为示例而示出的，能以其他各种方式实施，能在不脱离发明的要旨的范围内进行构成要素的省略、置换、变更。
60.产业上的可利用性
61.本公开能利用于半导体装置以及半导体装置的制造方法。
62.符号说明
63.10 沟槽
64.10a 内表面
65.11 半导体层
66.11a 半导体层表面
67.12 绝缘膜
68.12a 上端
69.12b 上端部
70.13 导电体
71.14 肖特基结层
72.14a 端面
73.15 上表面电极
74.a1-a5 半导体装置的各模型。