适用于低功耗芯片的延时电路、模块、芯片及延时方法

1.本发明涉及集成电路技术领域，特别是涉及一种适用于低功耗芯片的延时电路、一种适用于低功耗芯片的延时集成模块、一种低功耗延时芯片、一种适用于低功耗芯片的延时方法。


背景技术：

2.可穿戴设备、植入式医疗等新兴应用场景正在逐渐进入人们视野，这些设备常常因为体积限制了电池容量，而更换电池可能造成较大成本或不便，因此，对芯片提出了严格的低功耗需求。
3.低功耗的限制往往导致芯片内部提供电源的稳压器需要较久的时间稳定，为了让系统在电源稳定后进入正常的工作状态，上电复位模块的复位输出要在稳压器输出稳定电源电压之后再给出，因此需要有一个较长时间的延时模块且该模块的功耗足够低。
4.传统的长延时电路一般由多个延时单元电路级联得到，而延时单元有多种实现形式，典型的代表有“有源延时电路-反相器”和“无源延时电路-电阻电容”。
5.传统的长延时电路当遇到其电源电压在短时间内连续上电或下电的情况时，将导致其内部的大电容耦合电源电压的变化，且因耦合的电荷无法及时清除而导致延时大幅减小，甚至延时电路丧失延时功能，从而不能满足低功耗芯片对长延时的要求。


技术实现要素：

6.基于此，有必要针对延时电路的延时功能不稳定的问题，提供一种适用于低功耗芯片的延时电路、模块、芯片及延时方法。
7.一种适用于低功耗芯片的延时电路，其包括：缓冲器、级联的n个延时单元、与多个延时单元一一对应的n个漏电单元、与多个延时单元一一对应的n个负载电容。
8.每个延时单元包括一个pmos管pm1和一个nmos管nm1。pm1的栅极和nm1的栅极电性连接并作为相应延时单元的输入端，pm1的源极电性连接电压源vddh，nm1的源极电性连接电压源avss，pm1的漏极和nm1的漏极电性连接作为相应延时单元的输出端。由于多个延时单元级联，位于起始端的延时单元的输入端作为整个延时电路的输入端in。
9.每个漏电单元包括一个pmos管pm5。pm5的栅极电性连接pm1的源极，pm5的漏极电性连接电压源avss，pm5的源极电性连接pm1和nm1的漏极并作为相应延时单元的输出端。
10.每个负载电容cap1的上极板连接相应延时单元的输出端，下极板连接电压源avss。
11.缓冲器的输入端连接位于末尾端的延时单元的输出端，缓冲器的电源端连接电压源vddh，缓冲器的接地端电性连接电压源avss，缓冲器的输出端作为整个延时电路的输出端out。
12.本发明的延时电路在每级延迟单元的输出节点处增加了一个电压源控制的漏电单元，它的作用为增加大电容上电荷的泄放通路，当电压源上电或下电时，延迟单元的输出
节点的大电容将耦合电压源的变化，从而感应出多余电荷，而漏电单元可以自适应地及时将这些多余电荷泄放，从而保证正确的延时功能和延时大小。
13.在其中一个实施例中，延时电路的工作过程包括：当电源电压处于上电或下电边沿时，漏电单元开始工作，自动清空电路中各节点电容上耦合的残余电荷；当电源电压稳定时，延时电路的初态为各延时单元的输出节点的电容无残存电荷，保证延时电路的正常工作和正确的延时时长。
14.在其中一个实施例中，延时单元包括rc有源器件或rc无源器件。rc有源器件包括反相器。
15.在其中一个实施例中，漏电单元包括pmos管、nmos管、cmos管以及tfet管中的任意一种。
16.在其中一个实施例中，漏电单元由电源电压vddh控制，漏电单元用于在延时电路中形成泄放通路。
17.本发明还提供一种适用于低功耗芯片的延时模块，其内部采用上述的适用于低功耗芯片的延时电路的电路布局。延时模块包括：输入接口、输出接口、电源接口和接地接口。输入接口与延时电路的输入端in电性连接。输出接口与延时电路的输出端out电性连接。电源接口与缓冲器的电源端连接，电源接口用于连接电压源vddh。接地接口与缓冲器的接地端连接，接地接口用于电性连接电压源avss。
18.本发明还提供一种低功耗延时芯片。延时芯片采用延时电路封装而成。延时芯片包括输入引脚、输出引脚、电源引脚和接地引脚。输入引脚与延时电路的输入端in电性连接。输出引脚与延时电路的输出端out电性连接。电源引脚与缓冲器的电源端连接，电源引脚用于连接电压源vddh。接地引脚与缓冲器的接地端连接，接地引脚用于电性连接电压源avss。
19.本发明还提供一种适用于低功耗芯片的延时方法，其包括以下步骤：
20.阶段一：当电压源vddh为高电平上电边沿时，延时电路接收到的输入信号为上升信号时，漏电单元工作，从而泄放上电过程中耦合到节点负载电容cap1的多余电荷。当电压源vddh稳定后，漏电单元关闭，延时单元开始工作。各级输出节点电压经过rc延迟、延迟累加，位于末尾端的延时单元输出的电压再经过缓冲器整形，到达输出节点out，最终使输出的信号延时一段较长时间。
21.阶段二：在阶段一的状态下，电路工作一个预设周期后，电压源vddh下降为低电平，此时，延时单元不工作，漏电单元开始工作。电路中的全部负载电容cap1开始泄放清空电荷，泄放清空电荷的速度快且干净。
22.阶段三：在阶段二结束后再次将电源电压上电为高电平时，输入信号为上升信号。重新返回阶段一。由于负载电容cap1在阶段二已经清空电荷，所以输出节点out输出的信号仍能保持较长的延时时间。
23.本发明提供的技术方案，具有如下有益效果：
24.1.本发明的延时电路在每级延迟单元的输出节点处增加了一个电压源控制的漏电单元，它的作用为增加对大电容上电荷的泄放通路，当电压源上电或下电时，延迟单元的输出节点的大电容将耦合电压源的变化，从而感应出多余电荷，而漏电单元可以自适应地及时将这些多余电荷泄放，从而保证正确的延时功能和延时大小。
25.2.本发明的延时电路能在电压源短时间内连续上电下电的情景下满足足够的长延时，保证上电复位模块的输出在稳压器输出稳定电源电压之后再给出，从而保证低功耗芯片的正常工作。
26.3.本发明的延时电路的优点还在于漏电单元仅对节点电容泄放残余电荷，不直接增加电压源对地的通路，也即不增加额外功耗，保证低功耗芯片的低功耗要求。
附图说明
27.图1为本发明实施例1的延时电路的原理图；
28.图2为图1中延时电路存在4个延时单元的电路示意图；
29.图3为图2中延时电路的单元结构图；
30.图4为图2中延时单元的工作波形图；
31.图5为图2中延时电路封装成延时芯片的结构示意图。
具体实施方式
32.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
33.需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。
34.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。
35.请参阅图1，图1为本实施例的延时电路的原理图。延时电路包括：缓冲器、级联的n个延时单元、与延时单元一一对应的n个漏电单元、与延时单元一一对应的n个负载电容。
36.每个延时单元包括一个pmos管pm1和一个nmos管nm1。pm1的栅极和nm1的栅极连接并作为相应延时单元的输入端，pm1的源极连接电压源vddh，nm1的源极连接电压源avss，pm1的漏极和nm1的漏极连接作为相应延时单元的输出端。由于多个延时单元级联，位于起始端的延时单元的输入端作为整个延时电路的输入端in。延时单元可以由rc有源器件构成，如采用反相器构成，也可以由rc无源器件构成。在本实施例中，延时单元采用pmos管和nmos管组合构成，当然在其他实施例中，延时单元也可以采用反相器或两个pmos管或两个nmos管组合构成。
37.每个漏电单元包括一个pmos管pm5。pm5的栅极连接pm1的源极，pm5的漏极连接电压源avss，pm5的源极电性连接相应延时单元的输出端。漏电单元由电源电压vddh控制，漏电单元用于在延时电路中形成泄放通路。漏电单元可以采用pmos管构成，也可以采用nmos管、cmos管或tfet管构成，只要具备泄放电荷的功能即可。漏电单元采用的元器件可以采用
硅材料晶体管或锗材料晶体管。
38.每个负载电容cap1的上极板电性连接相应延时单元的输出端，下极板电性连接相应的nmos管nm1的源极。
39.缓冲器的输入端电性连接位于末尾端的延时单元的输出端，缓冲器的电源端电性连接电压源vddh，缓冲器的接地端电性连接电压源avss，缓冲器的输出端作为整个延时电路的输出端out。缓冲器可以对延迟电路传输的延时信号进行整形。
40.请结合图2和图3，图2为图1中延时单元为4个时的延时电路的结构示意图；图3为图2中延时电路的单元结构图。在本实施例中，延时单元的数量以4个为例，则漏电单元、负载电容的数量也对应为4个。当然，在其他实施例中，延时单元的数量也可以更多或者更少，多个延时单元的延时时间叠加，根据延时需求选择由不同数量的延时单元级联而成的延时电路，从而满足不同时长的延时需求。
41.由4个延时单元级联的延时电路中，第一级延时单元包括pmos管pm1、nmos管nm1。第二级延时单元包括pmos管pm2、nmos管nm2。第三级延时单元包括pmos管pm3、nmos管nm3。第四级延时单元包括pmos管pm4、nmos管nm4。第一级漏电单元包括pmos管pm5。第二级漏电单元包括pmos管pm6。第三级漏电单元包括pmos管pm7。第四级漏电单元包括pmos管pm8。第一级负载电容为电容cap1。第二级负载电容为电容cap2。第三级负载电容为电容cap3。第四级负载电容为电容cap4。
42.pm1的栅极和nm1的栅极电性连接并作为整个延时电路的输入端in。pm1的源极、pm5的栅极、pm2的源极、pm6的栅极、pm3的源极、pm7的栅极、pm4的源极、pm8的栅极和缓冲器的电源端连接电压源vddh。nm1的源极、pm5的漏极、cap1的下极板、nm2的源极、pm6的漏极、cap2的下极板、nm3的源极、pm7的漏极、cap3的下极板、nm4的源极、pm8的漏极、cap4的下极板以及缓冲器的接地端连接电压源avss。pm8的源极、cap4的上极板与缓冲器的输入端连接。缓冲器的输出端作为整个延时电路的输出端out。
43.延时电路的工作过程包括以下阶段：
44.阶段一：当电压源vddh为高电平上电边沿时，延时电路接收到的输入信号为上升信号时，漏电单元工作，从而泄放上电过程中耦合到节点负载电容cap1的多余电荷。当电压源vddh稳定后，漏电单元关闭，延时单元开始工作。各级输出节点电压经过rc延迟、延迟累加，位于末尾端的延时单元输出的电压再经过缓冲器整形，到达输出节点out，最终使输出的信号延时一段较长时间。
45.阶段二：在阶段一的状态下，电路工作一个预设周期后，电压源vddh下降为低电平，此时，延时单元不工作，漏电单元开始工作。电路中的全部负载电容cap1开始泄放清空电荷，泄放清空电荷的速度快且干净。
46.阶段三：在阶段二结束后再次将电源电压上电为高电平，此时，输入信号为上升信号；重新返回阶段一。由于负载电容cap1在阶段二已经清空电荷，所以输出节点out输出的信号仍能保持较长的延时时间。
47.请结合图3，其为图2中延时单元的工作波形图。为了便于观看，波形图上每个阶段时间间隔都比较长但实际上更短，波形图直观的显示了以上描述的工作过程以便于理解。
48.延时电路在使用过程中，往往需要将多个pmos管、多个nmos管、多个负载电容以相应的方式进行连接，对于消费者来说，其连接过程较为复杂，组装工序繁琐，难以直接利用。
为了便于消费者直接使用延时电路，本实施例还提供一种适用于低功耗芯片的延时模块。延时模块包括：输入接口、输出接口、电源接口和接地接口。输入接口与延时电路的输入端in电性连接。输出接口与延时电路的输出端out电性连接。电源接口与缓冲器的电源端连接，电源接口用于连接电压源vddh。接地接口与缓冲器的接地端连接，接地接口用于电性连接电压源avss。
49.延时模块可以运用在体积较大的电器上，如安装在电器的外壳内，用于对电器的部分输入信号进行延时。而对于体积较小的电器或芯片来说，延时集成模块显然不能直接利用。因此，为了减小延时电路在实际应用中的体积和重量，本实施例还提供一种低功耗延时芯片。对应的延时芯片采用延时电路封装而成。延时芯片包括输入引脚、输出引脚、电源引脚和接地引脚。输入引脚与延时电路的输入端in电性连接。输出引脚与延时电路的输出端out电性连接。电源引脚与缓冲器的电源端连接，电源引脚用于连接电压源vddh。接地引脚与缓冲器的接地端连接，接地引脚用于电性连接电压源avss。
50.本实施例还提供一种适用于低功耗芯片的延时方法。延时方法包括以下步骤：
51.阶段一：当电压源vddh为高电平上电边沿时，延时电路接收到的输入信号为上升信号时，漏电单元工作，从而泄放上电过程中耦合到节点负载电容cap1的多余电荷。当电压源vddh稳定后，漏电单元关闭，延时单元开始工作电压源vddh稳定后，延时单元开始工作。各级输出节点电压经过rc延迟、延迟累加，位于末尾端的延时单元输出的电压再经过缓冲器整形，到达输出节点out，最终使输出的信号延时一段较长时间。
52.阶段二：在阶段一的状态下，电路工作一个预设周期后，电压源vddh下降为低电平，此时，延时单元不工作，漏电单元开始工作。电路中的全部负载电容cap1开始泄放清空电荷，泄放清空电荷的速度快且干净。
53.阶段三：在阶段二结束后再次将电源电压上电为高电平，此时，输入信号为上升信号。重新返回阶段一。由于负载电容cap1在阶段二已经清空电荷，所以输出节点out输出的信号仍能保持较长的延时时间。
54.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
55.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。