集成电路以及集成电路的设计方法与流程

1.发明构思的方面涉及集成电路，更具体地，涉及包括标准单元的集成电路和设计该集成电路的方法。


背景技术：

2.集成电路可以包括沿着多行排列的多个单元。集成电路可以包括提供相同功能的单元、提供不同功能的单元以及提供相同功能同时提供不同特性的单元。例如，多个单元中的基于诸如操作速度、功耗和面积的特性选择的执行相同功能的单元可以被包括在集成电路中。此外，集成电路还可以包括布置在一行上的单高度单元，并且还可以包括连续布置在两行或更多行上的多高度单元。


技术实现要素：

3.发明构思的各方面提供了包括多个单元的集成电路，并提供了包括标准单元的集成电路和设计该集成电路的方法。
4.根据发明构思的一方面，提供一种集成电路，该集成电路包括布置在沿第一水平方向延伸的多行上的标准单元，该集成电路包括：第一标准单元，连续地布置于在垂直于第一水平方向的第二水平方向上具有第一高度的行和在第二水平方向上具有第二高度的行上，第二高度不同于第一高度；第二标准单元，连续地布置于在第二水平方向上具有第一高度的行和在第二水平方向上具有第二高度的行上；多条第一电源线，形成在所述多行中的第一子集的边界上，并被配置为向标准单元供给第一电源电压；以及多条第二电源线，形成在所述多行中的第二子集的边界上，并被配置为向标准单元供给第二电源电压，其中第一标准单元和第二标准单元执行相同的功能并且在第二水平方向上具有相同的高度，其中在所述多条第一电源线和所述多条第二电源线中，包括向第一标准单元供给电压的至少一条第一电源线和至少一条第二电源线的第一组电源线在第二水平方向上的布置顺序不同于包括向第二标准单元供给电压的至少一条第一电源线和至少一条第二电源线的第二组电源线在第二水平方向上的布置顺序。
5.根据发明构思的另一方面，提供一种集成电路，该集成电路包括布置在沿第一水平方向延伸的多行上的标准单元，该集成电路包括：第一单元，布置于在垂直于第一水平方向的第二水平方向上具有第一高度的行上，并且第一单元具有第一高度；连续布置在两行或更多行上的第二单元，所述两行或更多行中的每行具有第一高度；以及第三单元，连续布置于在第二水平方向上具有第一高度的行和在第二水平方向上具有第二高度的行上，第二高度不同于第一高度，其中第一单元、第二单元和第三单元执行相同的功能。
6.根据发明构思的另一方面，提供一种集成电路，该集成电路包括布置在沿第一水平方向延伸的多行上的标准单元，该集成电路包括：布置在两行或更多行上的第一标准单元，所述两行或更多行中的每行在垂直于第一水平方向的第二水平方向上具有第一高度；布置在两行或更多行上的第二标准单元，所述两行或更多行中的每行在第二水平方向上具
有第一高度；多条第一电源线，形成在所述多行中的第一子集的边界上，并且被配置为向标准单元供给第一电源电压；以及多条第二电源线，形成在所述多行中的第二子集的边界上，并且被配置为向标准单元供给第二电源电压，其中第一标准单元和第二标准单元执行相同的功能并具有相同的高度，其中，在所述多条第一电源线和所述多条第二电源线中，包括向第一标准单元供给电压的至少一条第一电源线和至少一条第二电源线的第一组电源线在第二水平方向上的布置顺序不同于包括向第二标准单元供给电压的至少一条第一电源线和至少一条第二电源线的第一组电源线在第二水平方向上的布置顺序。
7.根据发明构思的另一方面，提供一种集成电路的设计方法，该集成电路包括连续布置在具有第一高度的行和具有不同于第一高度的第二高度的行上的混合高度单元，该设计方法包括：将包括功能单元的标准单元布置在多行中的每行上；以及在包括所述多行当中的具有彼此不同的高度且彼此相邻的行的组合区域中，将混合高度单元布置于其中没有布置功能单元的空白空间中。
附图说明
8.从以下结合附图进行的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
9.图1示出了根据示例实施方式的集成电路的图；
10.图2a至图2c是根据示例实施方式的集成电路的图；
11.图3是根据一示例实施方式的用于根据集成电路中包括的标准单元的高度来描述集成度和性能的图；
12.图4至图7是根据示例实施方式的集成电路中包括的各种布局的标准单元的平面图；
13.图8a和图8b是根据示例实施方式的集成电路中包括的标准单元的截面图；
14.图9和图10是根据示例实施方式的设计集成电路的方法的流程图；
15.图11a至11c是根据示例实施方式的用于描述设计集成电路的方法的图；
16.图12是根据一示例实施方式的制造集成电路(ic)的方法的流程图；以及
17.图13是根据一示例实施方式的用于设计集成电路的计算系统的框图。
具体实施方式
18.在下文中，结合附图描述发明构思的各种实施方式。
19.图1示出了根据示例实施方式的集成电路的图。图1示出了在包括x轴和y轴的平面上构成一个芯片或一个功能块的集成电路10、10'和10”的部分的平面图。在发明构思中，x轴方向和y轴方向可以分别被称为第一水平方向和第二水平方向，z轴方向可以被称为垂直方向。由x轴和y轴形成的平面可以被称为水平面，相对于其他部件在 z轴方向上布置的部件可以被称为在所述其他部件之上，相对于其他部件在与z轴方向相反的方向上布置的部件可以被称为在所述其他部件之下或下方。此外，部件的面积可以被称为在平行于水平面的平面上由该部件占据的尺寸，并且部件的高度可以被称为部件在y轴方向上的长度。集成电路10、10'和10”中的每个可以包括多个标准单元。不同的逻辑功能可以使用包括电子设计自动化(eda)和计算机辅助设计(cad)工具的可商购的设计工具被集成到集成电路(ic)
中。标准单元包括用于实现逻辑功能的多个晶体管。逻辑功能可以包括布尔功能(例如“与”、“或”和“非”)、存储功能(例如触发器、锁存器和缓冲器)以及数字组合功能(例如多路复用器和多路分配器)。如在这里使用的，术语“标准单元”也可以被称为“单元”。每个标准单元可以具有预定的几何形状(例如，宽度和高度)。eda和cad设计工具可以包括存储用于这些逻辑功能的标准单元定义的库(称为标准单元库)。在半导体器件设计期间，设计工具可以基于逻辑设计和工艺参数(即，标准单元的尺寸和宽度)从单元库选择一个或更多个标准单元，并将单元按行和列布置。在完成布置后，可以模拟、验证半导体器件设计，随后将其转移到芯片(即，在硅中形成)。集成电路10、10'和10”中的每个可以包括多个各种各样的标准单元，并且标准单元可以被布置和排列在多行上。
20.向每个标准单元供应电压的第一电源线和第二电源线可以形成在多行中的每行的边界上，并且第一电源线和第二电源线可以形成为在x轴方向上延伸并且在y轴方向上交替布置的导电图案。例如，第一电源线和第二电源线可以在y轴方向上以1:1的比例交替布置。
21.包括单高度块的集成电路10可以包括第一至第四标准单元c1至c4，该单高度块包括相同高度(例如，ch1)的行。当在第一至第四标准单元c1至c4中形成的电路相同时，第一至第四标准单元c1至c4可以被称为执行相同的功能。
22.例如，第一单元c1可以包括布置在一行上的单高度单元，第二至第四单元c2至c4可以包括连续布置在两个或更多个相邻行上的多高度单元。在图1中，第二至第四单元c2至c4被示为连续布置在两行上，但不限于此，并且相同的描述可以应用于连续布置在三行或更多行上的标准单元。
23.在一实施方式中，第二单元c2和第三单元c3可以执行相同的功能并具有相同的高度。然而，向第二单元c2和第三单元c3的每个单元提供电压的第一电源线和第二电源线可以具有不同的布置关系(第一电源线和第二电源线的不同布置顺序)。在多条第一电源线和多条第二电源线中，向第二单元c2提供电压的至少一条第一电源线和至少一条第二电源线在第二水平方向上的布置顺序可以不同于向第三单元c3提供电压的至少一条第一电源线和至少一条第二电源线在第二水平方向上的布置顺序。
24.此外，第三单元c3和第四单元c4可以执行相同的功能并且具有相同的高度。此外，向第三单元c3和第四单元c4的每个单元提供电压的第一电源线和第二电源线可以具有相同的布置顺序。然而，相对于彼此，第三单元c3和第四单元c4可以具有形成在其中的不同形状的导电图案。在多条第一电源线和多条第二电源线中，向第三单元c3提供电压的至少一条第一电源线和至少一条第二电源线在第二水平方向上的布置顺序可以与向第四单元c4提供电压的至少一条第一电源线和至少一条第二电源线在第二水平方向上的布置顺序相同。
25.包括混合高度块的集成电路10'可以包括执行相同功能的第一至第三单元c1'至c3'，该混合高度块包括具有至少两个彼此不同的高度(例如，ch1和ch2)的行。例如，第一单元c1'可以包括布置在一行上的单高度单元，第二单元c2'可以包括布置在具有彼此相同的高度的多行上的多高度单元。第三单元c3'可以包括混合高度单元。如在这里使用的，术语“混合高度单元”和“标准混合高度单元”可以指可连续布置在具有彼此不同的高度(例如，ch1和ch2)的两个或更多个相邻行上的单元，并且可以具有等于第一高度ch1加上第二高度
ch2的高度。如这里使用的诸如“相等”或“相同”的术语包括同一性或近似同一性，包括例如由于制造工艺而可能发生的变化。除非上下文或其他陈述另有说明，否则术语“基本上”在这里可以用于强调这个含义。
26.包括混合高度块的集成电路10”可以包括执行相同功能的第一单元c1”和第二单元c2”，该混合高度块包括具有至少两个彼此不同的高度(例如，ch1和ch2)的行。例如，第一单元c1”和第二单元c2”可以是连续布置在具有不同高度(例如，ch1和ch2)的两个或更多个相邻行上的混合高度单元。第一单元c1”和第二单元c2”可以各自具有等于第一高度ch1加上第二高度ch2的高度。在一实施方式中，第一单元c1”和第二单元c2”可以执行相同的功能并具有相同的高度。然而，向第一单元c1”和第二单元c2”的每个单元提供电压的第一电源线和第二电源线可以具有不同的布置关系(第一电源线和第二电源线的不同布置顺序)。
27.集成电路10、10'和10”中的每个可以执行相同的功能，但是可以包括具有各种布局的多个标准单元。例如，集成电路10、10'和10”中的每个可以包括不同的标准单元，其执行相同功能但是具有通路和金属布局的至少一种不同的布置或图案形状。基于关于在具有各种面积的同时执行相同功能的标准单元的信息，根据一示例实施方式的集成电路10、10'和10”的设计方法可以在适当的位置选择性地布置从面积尺寸方面有利的标准单元和从操作方面有利的标准单元。因此，可以进行集成电路10、10'、10”的有效设计，并且集成电路10、10'、10”可以被制造成以相对小的面积具有改善的操作特性。
28.图2a至图2c是根据示例实施方式的集成电路的图。图2a至图2c分别是在包括x轴和y轴的平面上构成一个芯片或一个功能块的集成电路10a、10b和10c的部分的平面图。图2a至图2c的集成电路10a、10b和10c分别是包括图1中的混合高度块的集成电路10'和10”的详细示例。
29.在多行中的每行的边界上，可以形成向其施加正电源电压vdd的第一电源线pl1和向其施加负电源电压vss(或地电压)的第二电源线pl2。第一电源线pl1和第二电源线pl2可以通过使用在x轴方向上延伸的导电图案形成，并且可以在y轴方向上交替布置。例如，当第一电源线pl1形成在一行的一个边界上时，第二电源线pl2可以形成在其另一个边界上。因此，集成电路10a、10b和10c可以包括分别形成在多行上的多条电源线。多条电源线可以包括多条电源线中的第一子集(即，多条第一电源线pl1)和多条电源线中的第二子集(即，多条第二电源线pl2)。多行可以包括多行中的第一子集和多行中的第二子集。多条电源线中的第一子集的多条电源线中的每条可以形成在多行中的第一子集的相应行上。多条电源线中的第二子集的多条电源线中的每条可以形成在多行中的第二子集的相应行上。
30.参照图2a，集成电路10a可以包括多个标准单元c01、c01e、c02、mc02、mc02e、hc02、hc03和hc04，它们执行相同的功能并且被布置在多行r11至r14和r21至r23上。集成电路10a可以包括具有第一高度ch1的第一行r11、第二行r12、第三行r13和第七行r14以及具有第二高度ch2的第四行r21、第五行r22和第六行r23。在一实施方式中，第二高度ch2可以大于第一高度h1。
31.在根据一示例实施方式的集成电路10a中，具有第一高度ch1的行的数量与具有第二高度ch2的行的数量的比率可以是约3:3。换句话说，具有第一高度ch1的三行和具有第二高度ch2的三行可以交替布置。例如，具有第二高度ch2的行可以沿y轴与第一行r11相邻设置，并且具有第一高度ch1的行可以在与y轴相反的方向上与第七行r14相邻设置。然而，实
施方式不限于此，并且可以考虑集成电路的面积、性能和功耗来设定具有第一高度ch1的行的数量与具有第二高度ch2的行的数量的比率。例如，具有第一高度ch1的m(m是大于0的自然数)行和具有第二高度ch2的n(n是大于0的自然数)行可以交替布置。
32.集成电路10a可以包括第一高度ch1的单高度单元c01和c01e以及第二高度ch2的单高度单元c02。在一实施方式中，第一高度ch1的第一单高度单元c01和第一高度ch1的第二单高度单元c01e可以执行相同的功能，但是向每个单元提供电压的电源线的布置关系可以彼此不同。第一单高度单元c01可以从在与y轴方向相反的方向上顺序地布置的第一电源线pl1和第二电源线pl2接收电压。第二单高度单元c01e可以从在与y轴方向相反的方向上顺序地布置的第二电源线pl2和第一电源线pl1接收电压。第一单高度单元c01和第二单高度单元c01e的内部导电图案可以彼此不同地形成。例如，在第一单高度单元c01和第二单高度单元c01e中，接触、通路和金属层的图案中的至少一个可以彼此不同地形成。
33.集成电路10a可以包括具有第二高度ch2两倍的多高度单元mc02和mc02e，作为连续布置在具有相同高度(例如，第二高度ch2)的两个或更多相邻行上的单元。第一多高度单元mc02和第二多高度单元mc02e可以执行相同的功能，但是向每个单元提供电压的电源线的布置关系可以彼此不同。第一多高度单元mc02可以从在与y轴方向相反的方向上顺序布置的第二电源线pl2、第一电源线pl1和第二电源线pl2接收电压。第二多高度单元mc02e可以从在与y轴方向相反的方向上顺序布置的第一电源线pl1、第二电源线pl2和第一电源线pl1接收电压。第一多高度单元mc02和第二多高度单元mc02e的内部导电图案可以彼此不同地形成，例如，在第一多高度单元mc02和第二多高度单元mc02e中，接触、通路和金属层的图案中的至少一个可以彼此不同地形成。
34.此外，在一实施方式中，集成电路10a可以包括至少一个混合高度的标准单元(即，“标准混合高度单元”或“混合高度单元”)。例如，混合高度单元hc04横跨包括其中每行具有第一高度ch1的三行和具有第二高度ch2的一行的四行布置，混合高度单元hc03横跨包括其中每行具有第一高度ch1的两行和具有第二高度ch2的一行的三行布置，混合高度单元hc02横跨包括具有第一高度ch1的一行和具有第二高度ch2的一行的两行布置。
35.如上所述，在图2a中，集成电路10a可以包括多个标准单元c01、c01e、c02、mc02、mc02e、hc02、hc03和hc04。然而，根据发明构思的各方面的集成电路10a不限于此，并且可以进一步包括多个标准单元，所述多个标准单元执行相同的功能并且具有不同的高度，但是具有彼此不同的内部导电图案或者彼此不同的接收电压的电源线布置。
36.参照图2b，集成电路10b可以包括多个标准单元c01、c02、hc02、hc02e和hc04，它们执行相同的功能，并且被布置在多行r11a至r14a和r21a至r23a上。集成电路10b可以包括具有第一高度ch1的第一行r11a、第三行r12a、第五行r13a和第七行r14a以及具有第二高度ch2的第二r21a、第四r22a和第六行r23a。在一实施方式中，第一高度ch1的行和第二高度ch2的行可以以约1:1的比率交替布置。例如，具有第二高度ch2的行可以沿y轴与第一行r11a相邻设置，并且具有第一高度ch2的行可以在与y轴相反的方向上与第七行r14a相邻设置。
37.例如，集成电路10b可以包括具有第一高度ch1的标准单元(例如，c01)、具有第二高度ch2的标准单元(例如，c02)以及具有等于第二高度ch2加上第一高度ch1的高度的标准单元(例如，hc02和hc02e)。此外，集成电路10b可以包括标准单元(例如，hc04)，其具有等于
第二高度ch2的两倍加上第一高度ch1的两倍的高度。
38.在一实施方式中，第一混合高度单元hc02和第二混合高度单元hc02e可以各自具有等于第二高度ch2加上第一高度ch1的高度，并且可以执行相同的功能。相对于彼此，第一混合高度单元hc02和第二混合高度单元hc02e可以具有形成在其中的不同形状的导电图案和每个单元通过其接收电压的不同布置顺序的电源线。第一混合高度单元hc02可以从在与y轴方向相反的方向上顺序布置的第二电源线pl2、第一电源线pl1和第二电源线pl2接收电压。第二混合高度单元hc02e可以从在与y轴方向相反的方向上顺序布置的第一电源线pl1、第二电源线pl2和第一电源线pl1接收电压。如上所述，在图2b中，集成电路10b可以包括多个标准单元c01、c02、hc02、hc02e和hc04。然而，根据发明构思的各方面的集成电路10b不限于此，并且可以进一步包括多个标准单元，所述多个标准单元执行相同的功能并且具有不同的高度，但是具有彼此不同的内部导电图案或者彼此不同的接收电压的电源线布置。
39.参照图2c，集成电路10c可以包括多个标准单元hc32e、hc43e、hc13e、hc13、hc43和hc32，其执行相同功能并且被布置在多行r21b、r31、r41、r11b、r42、r32和r22b上。在集成电路10c中，多行r21b、r31、r41、r11b、r42、r32和r22b可以被布置成具有第一至第四高度ch1至ch4之一。例如，第一行r21b和第七行r22b可以具有第二高度ch2，第二行r31和第六行r32可以具有第三高度ch3，第三行r41和第五行r42可以具有第四高度ch4，第四行r11b可以具有第一高度ch1。在一实施方式中，第四高度ch4可以大于第三高度ch3，第三高度ch3可以大于第二高度ch2，第二高度ch2可以大于第一高度ch1。
40.集成电路10c可以包括标准单元(例如，hc32e和hc32)，其每个具有等于第三高度ch3加上第二高度ch2的高度。此外，集成电路10c可以包括标准单元(例如，hc43e和hc43)，其每个具有等于第四高度ch4加上第三高度ch3的高度。集成电路10c还可以包括标准单元(例如，hc13e和hc13)，其每个具有等于第一高度ch1、第三高度ch3和第四高度ch4加在一起的高度。
41.在一实施方式中，第一混合高度单元hc32和第二混合高度单元hc32e可以各自具有等于第二高度ch2加上第三高度ch3的高度，并且可以执行相同的功能。相对于彼此，第一混合高度单元hc32和第二混合高度单元hc32e可以具有形成在其中的不同形状的导电图案和每个单元通过其接收电压的不同布置顺序的电源线。第一混合高度单元hc32可以从在与y轴方向相反的方向上顺序布置的第二电源线pl2、第一电源线pl1和第二电源线pl2接收电压。第二混合高度单元hc32e可以从在与y轴方向相反的方向上顺序布置的第一电源线pl1、第二电源线pl2和第一电源线pl1接收电压。
42.在一实施方式中，第一混合高度单元hc43和第二混合高度单元hc43e可以各自具有等于第三高度ch3加上第四高度ch4的高度，并且可以执行相同的功能。相对于彼此，第一混合高度单元hc43和第二混合高度单元hc43e可以具有形成在其中的不同形状的导电图案和每个单元通过其接收电压的不同布置顺序的电源线。第一混合高度单元hc43可以从在与y轴方向相反的方向上顺序布置的第一电源线pl1、第二电源线pl2和第一电源线pl1接收电压。第二混合高度单元hc43e可以从在与y轴方向相反的方向上顺序布置的第二电源线pl2、第一电源线pl1和第二电源线pl2接收电压。
43.在一实施方式中，第一混合高度单元hc13和第二混合高度单元hc13e可以各自具有等于第一高度ch1、第三高度ch3和第四高度ch4加在一起的高度，并且可以执行相同的功
能。第一混合高度单元hc13和第二混合高度单元hc13e可以具有相对于彼此形成在内部的不同导电图案。如上所述，在图2c中，集成电路10c可以包括多个标准单元hc32e、hc43e、hc13e、hc13、hc43和hc32。然而，根据发明构思的各方面的集成电路10c不限于此，并且可以进一步包括多个标准单元，所述多个标准单元执行相同的功能并且具有不同的高度，但是具有彼此不同的内部导电图案或者彼此不同的接收电压的电源线布置。
44.如参照图2a至图2c所述，集成电路10、10b和10c可以执行相同的功能，但是可以包括具有各种布局的多个标准单元。基于关于在具有各种面积的同时执行相同功能的标准单元的信息，根据一示例实施方式的集成电路10a、10b和10c的设计方法可以在适当的位置选择性地布置从面积尺寸方面有利的标准单元和从操作方面有利的标准单元。
45.图3是根据一示例实施方式的用于根据集成电路中包括的标准单元的高度来描述集成度和性能的图。
46.参照图3，可以定义多个标准单元，所述多个标准单元在执行相同功能的同时具有彼此不同的面积和布局。例如，与具有第一高度ch1的单元c_ch1相比，执行相同功能的标准单元中的具有第二高度ch2的单元c_ch2可以具有更低的密度、更高的性能和更大的功耗。另一方面，与具有第二高度ch2的单元c_ch2相比，执行相同功能的标准单元中的具有第一高度ch1的单元c_ch1可以具有更高的密度、更低的性能和更少的功耗。换句话说，随着标准单元的高度增加，密度可能降低，性能可能提高，并且功耗可能增加。例如，当如参照图2c描述的集成电路10b中所示地形成具第一至第四高度ch1至ch4的行时，具有第一高度ch1的单高度单元可以被称为超高密度单元，具有第二高度ch2的单高度单元可以被称为高密度单元，具有第三高度ch3的单高度单元可以被称为高速单元，具有第四高度ch4的单高度单元可以被称为超高速单元。
47.在其中混合高度单元c_hybrid1、c_hybrid2和c_hybrid3被布置在具有不同高度的行上的集成电路的情况下，与仅单高度单元或多高度单元被布置在具有相同高度的行上的集成电路相比，可用的密度范围和可用的性能范围可以变化。根据发明构思的设计集成电路的方法可以根据集成电路所需的条件(例如，集成电路的尺寸、集成电路的性能或集成电路的功耗)选择和布置多个标准单元中的执行相同功能并具有各种布局的标准单元。因此，集成电路的性能和集成度可以被优化。
48.图4至图7是根据示例实施方式的集成电路中包括的各种布局的标准单元的平面图。为了便于描述，图4至图7是其中实现了2-2与或反相器(aoi22)电路的标准单元的布局的示例。图4的上部分示出了aoi22电路的电路图，图4的下部分示意性地示出了在包括x轴和y轴的平面上对应于aoi22电路的标准单元c22的布局。图4至图7是执行相同功能但具有彼此不同的布局的标准单元的图，并且根据发明构思的集成电路可以包括标准单元，在其中实现了除aoi22电路之外的特定电路并且使用了各种布局。
49.在发明构思的图中，为了便于说明，仅一些层可以被示出，并且可以示出通路，即使该通路在图案下方，以显示出布线层的图案与下部图案的连接。
50.图4至图7中示出的标准单元c22、mc22、hc22和hc22e可以由单元边界来定义。形成在标准单元c22、mc22、hc22和hc22e中的第一有源区rx1和第二有源区rx2中的每个可以在x轴方向上延伸，并且形成在第一有源区rx1和第二有源区rx2的每个中的有源图案可以与在y轴方向上延伸的栅极线交叉以形成晶体管。p型晶体管可以形成在第一有源区rx1中，n型
晶体管可以形成在第二有源区rx2中。
51.标准单元c22、mc22、hc22和hc22e中包括的栅极线之间的节距可以相同。因此，标准单元c22、mc22、hc22和hc22e的至少一些栅极线可以在y轴方向上布置和对准。
52.在第一有源区rx1和第二有源区rx2上，可以形成在x轴方向上延伸的至少一个鳍，或者可以形成纳米线或纳米片。因此，栅极线和有源区可以形成鳍型场效应晶体管(fet)(finfet)。将参照包括finfet的单元来描述发明构思的实施方式，但是应理解，实施方式可以应用于包括不同于finfet的结构的晶体管的单元。将分别参照图8a和图8b详细描述在第一有源区rx1和第二有源区rx2中形成的有源图案的形状。
53.在一实施方式中，第一有源区rx1和第二有源区rx2可以包括诸如si和ge的半导体，或者诸如sige、gaas、inas和inp的化合物半导体，并且还可以包括导电区域，例如掺有杂质的阱和掺有杂质的结构。在一实施方式中，栅极线可以包括含功函数金属的层和间隙填充金属层。例如，含功函数金属的层可以包括ti、w、ru、nb、mo、hf、ni、co、pt、yb、tb、dy、er和pd中的至少一种，间隙填充金属层可以包括w层或al层。在一实施方式中，栅极线可以包括tialc/tin/w的堆叠结构、tin/tan/tialc/tin/w的堆叠结构或者tin/tan/tialc/tin/w的堆叠结构。
54.标准单元c22、mc22、hc22和hc22e可以包括在z轴方向上堆叠的金属层，例如第一金属层m1和第二金属层m2。在一实施方式中，形成在第二金属层m2上的图案的宽度可以大于第一金属层m1上的图案的宽度，但是实施方式不限于此。
55.形成在第一金属层m1和第二金属层m2上的图案可以包括金属、导电金属氮化物、金属硅化物或其组合。例如，形成在第一金属层m1、第二金属层m2和第三金属层m3上的图案可以包括导电材料，诸如钨(w)、钼(mo)、钛(ti)、钴(co)、钽(ta)、镍(ni)、钨硅化物、钛硅化物、钴硅化物、钽硅化物和镍硅化物。
56.标准单元c22、mc22、hc22和hc22e可以包括将第一有源区rx1、第二有源区rx2和栅极线电连接到第一金属层m1的图案的第一通路v0。此外，标准单元c22、mc22、hc22和hc22e可以包括形成在第一金属层m1上的图案和形成在第二金属层m2上的图案，并且可以包括在第一金属层m1和第二金属层m2之间将第一金属层m1连接到第二金属层m2的第二通路v1。
57.集成电路可以包括在x轴方向上延伸并被配置为接收正电源电压vdd的第一电源线pl1以及被配置为接收负电源电压vss(或地电压)的第二电源线pl2，并且标准单元c22、mc22、hc22和hc22e可以从至少一条第一电源线pl1和至少一条第二电源线pl2接收电压。在图4至图7中，示出了通过第一金属层m1上的图案形成第一电源线pl1和第二电源线pl2的示例，但是根据发明构思的集成电路不限于此，第一电源线pl1和第二电源线pl2可以通过使用第二金属层m2的图案形成，或者可以在衬底中形成为掩埋型。
58.参照图4，第一输入信号a、第二输入信号b、第三输入信号c和第四输入信号d可以输入到aoi22电路，并且输出信号y可以从aoi22电路输出。aoi22电路可以包括四个n型fet和四个p型fet。根据aoi22电路的功能，当第一输入信号a和第二输入信号b的至少一个信号为逻辑低，并且第三输入信号c和第四输入信号d的至少一个信号为逻辑低时，aoi22电路可以输出逻辑高的输出信号y。
59.标准单元c22可以包括第一输入信号a、第二输入信号b、第三输入信号c和第四输入信号d被输入到其上的输入引脚以及输出信号y从其输出的输出引脚。标准单元c22可以
是标准单元，并且具有第一高度ch1。标准单元c22可以从在与y轴方向相反的方向上顺序布置的第一电源线pl1和第二电源线pl2接收电压。根据发明构思的集成电路可以具有与标准单元c22相同的高度并执行相同的功能，并且可以包括从在与y轴方向相反的方向上顺序布置的第二电源线pl2和第一电源线pl1接收电压的标准单元。
60.参照图5，标准单元mc22可以是多高度单元，并且可以被布置在具有相同高度的多行上。例如，标准单元mc22可以布置在第二高度ch2的第一行和第二高度ch2的第二行上，并且具有第二高度ch2的两倍的高度。
61.标准单元mc22可以从在与y轴方向相反的方向上顺序布置的第二电源线pl2、第一电源线pl1和第二电源线pl2接收电压。根据发明构思的集成电路可以具有与标准单元mc22相同的高度并执行相同的功能，并且可以包括从在与y轴方向相反的方向上顺序布置的第一电源线pl1、第二电源线pl2和第一电源线pl1接收电压的标准单元。
62.参照图6，标准单元hc22可以是混合高度单元，并且可以布置在具有不同高度的多行上。例如，标准单元hc22可以布置在第一高度ch1的第一行和第二高度ch2的第二行上，并且可以具有等于第一高度ch1加上第二高度ch2的高度。标准单元hc22可以从在与y轴方向相反的方向上顺序布置的第二电源线pl2-第一电源线pl1-第二电源线pl2接收电压。根据发明构思的集成电路可以具有与标准单元hc22相同的高度并执行相同的功能，但是还可以包括布置在第二高度ch2的第一行和第一高度ch1的第二行上的标准单元。
63.参照图7，标准单元hc22e可以是混合高度单元，并且可以布置在具有不同高度的多行上。例如，标准单元hc22e可以布置在第一高度ch1的第一行和第二高度ch2的第二行上，并且可以具有等于第一高度ch1加上第二高度ch2的高度。标准单元hc22e可以从在与y轴方向相反的方向上顺序布置的第一电源线pl1、第二电源线pl2和第一电源线pl1接收电压。图6的标准单元hc22和图7的标准单元hc22e可以具有彼此相同的高度并且执行彼此相同的功能，但是可以具有不同布置顺序的电源线(其向每个单元提供电压)。此外，根据发明构思的集成电路可以具有与标准单元hc22e相同的高度并执行相同的功能，但是还可以包括第二高度ch2的第一行和第一高度ch1的第二行。
64.图8a和图8b是根据示例实施方式的集成电路中包括的标准单元的截面图，其是沿着图4中的线y1-y1'截取的截面图。图8a示出了在有源区中形成多个鳍的示例，图8b示出了在有源区中形成纳米片的示例。然而，根据发明构思的集成电路中包括的标准单元不限于图8a和图8b中示出的那些。例如，在标准单元中，可以形成其中栅极线被形成在有源区中的纳米线围绕的全环绕栅极(gaa)fet，并且多个纳米线可以垂直堆叠在有源区中，并且可以形成其中多个纳米线被栅极线围绕的垂直gaa fet。例如，在标准单元中，可以形成多桥沟道(mbc)fet，其中多个纳米片堆叠在有源区中并且栅极线围绕多个纳米片。此外，例如，负电容(nc)fet可以形成在有源区中。除了上述晶体管的示例之外，诸如互补fet(cfet)、负cfet(ncfet)、碳纳米管(cnt)fet、双极结型晶体管和三维晶体管的各种晶体管可以形成在栅极线上和有源区中。
65.参照图8a，第一有源区rx1和第二有源区rx2可以形成在衬底p-sub上。在一实施方式中，第二有源区rx2可以形成在掺有p型杂质的衬底p-sub中，第一有源区rx1可以形成于形成在衬底p-sub中的n阱中。
66.衬底p-sub可以包括半导体材料，诸如硅、锗和硅锗，或者iii-v族化合物，诸如
gaas、algaas、inas、ingaas、insb、gasb、ingasb、inp、gap、ingap、inn、gan和ingan。在一实施方式中，衬底p-sub可以包括绝缘体上硅(soi)衬底或绝缘体上锗(goi)衬底。在一实施方式中，衬底p-sub可以掺有p型杂质。
67.隔离沟槽dt可以在y轴方向上形成在第一有源区rx1和第二有源区rx2之间。可以通过在隔离沟槽dt内部填充绝缘材料(例如，氧化物)来形成器件隔离层dti。第一有源区rx1和第二有源区rx2可以通过器件隔离层dti彼此隔开地设置。沿z方向在第一电源线pl1和第二电源线pl2下方，可以形成隔离沟槽dt，并且还可以形成器件隔离层dti。
68.多个第一鳍f1和多个第二鳍f2可以在x轴方向上彼此平行地延伸。绝缘层il(例如，氧化物)可以形成在多个第一鳍f1之间和多个第二鳍f2之间。多个第一鳍f1和多个第二鳍f2可以以鳍形状突出在第一有源区rx1和第二有源区rx2中的绝缘层il之上。在图8a中，示出了形成三个第一鳍f1和三个第二鳍f2，但是实施方式不限于此，并且形成在第一有源区rx1和第二有源区rx2中的鳍的数量可以被各种各样地改变。
69.栅极绝缘体gi和栅极线gl可以形成为在y轴方向上延伸。栅极绝缘体gi和栅极线gl可以覆盖多个第一鳍f1和多个第二鳍f2中的每个的上表面和两个侧壁、绝缘层il的上表面和器件隔离层dti的上表面。
70.第一至第四层间绝缘层11至14可以形成在多个第一鳍f1和多个第二鳍f2上。可以形成通过穿透第一层间绝缘层11将源极/漏极区连接到第一金属层m1的图案的源极/漏极接触和源极/漏极通路。
71.栅极接触cb可以穿透第二层间绝缘层12，并且可以连接到栅极线gl。第一通路v0(例如，栅极通路vb)可以穿透第三层间绝缘层13，并且连接到栅极接触cb和第一金属层m1的图案(例如，第一输入信号a输入到其的输入引脚)。因此，第一金属层m1的图案可以经由栅极通路vb和栅极接触cb电连接到栅极线gl。
72.参照图8b，在一实施方式中，纳米片或有源区可以形成在第一有源区rx1和第二有源区rx2的每个上。第一纳米片堆叠ns1可以形成在第一有源区rx1上，第二纳米片堆叠ns2可以形成在第二有源区rx2上。第一纳米片堆叠ns1和第二纳米片堆叠ns2中的每个可以在x轴方向上延伸。
73.第一纳米片堆叠ns1和第二纳米片堆叠ns2中的每个可以用作晶体管的沟道。例如，第一纳米片堆叠ns1可以掺有n型杂质，并且可以形成p型晶体管。另一方面，第二纳米片堆叠ns2可以掺有p型杂质，并且可以形成n型晶体管。在一实施方式中，第一纳米片堆叠ns1和第二纳米片堆叠ns2可以包括si、ge或sige。在一实施方式中，第一纳米片堆叠ns1和第二纳米片堆叠ns2可以包括ingaas、inas、gasb或insb或其组合。
74.第一纳米片堆叠ns1和第二纳米片堆叠ns2中的每个可以包括在第一鳍f1和第二鳍f2之上在垂直方向(z方向)上彼此重叠的多个纳米片ns11至ns13和ns21至ns23。在本示例中，示出了第一纳米片堆叠ns1和第二纳米片堆叠ns2中的每个包括三个纳米片的情况，但是实施方式不限于此。例如，第一纳米片堆叠ns1和第二纳米片堆叠ns2中的每个可以包括至少两个纳米片，但是纳米片的数量不被特别限制。
75.栅极线gl可以在第一鳍f1和第二鳍f2之上覆盖第一纳米片堆叠ns1和第二纳米片堆叠ns2，并且可以围绕多个纳米片ns11至ns13和ns21至ns23中的每个。多个纳米片ns11至ns13和ns21至ns23可以具有由栅极线gl围绕的gaa结构。栅极绝缘体gi可以布置在第一和
第二纳米片堆叠ns1和ns2与栅极线gl之间。例如，栅极绝缘体gi可以围绕多个纳米片ns11至ns13和ns21至ns23中的每个。
76.图9和图10是根据示例实施方式的设计集成电路的方法的流程图。图9和图10是设计集成电路的方法的流程图，该集成电路包括具有至少两个彼此不同的高度的行，并且包括布置在所述行上的混合高度单元。
77.参照图9，根据发明构思的设计集成电路的方法可以包括操作s100至s400。可以将包括功能单元的标准单元布置在多行中的每行上(s100)。在多行的每行上，可以布置单高度单元，或者也可以布置多高度单元。
78.功能单元可以是其中形成对应于功能单元的逻辑元件(例如，反相器、触发器、逻辑门等)的标准单元。所布置的标准单元可以包括填充单元。填充单元可以邻近功能单元布置，并且包括提供信号路由的单元，所述信号被提供给功能单元或者从功能单元输出，此外，填充单元可以包括用于在功能单元被布置之后填充剩余空间的单元。
79.可以检测在组合区域中的空白(即，空的)空间(s200)。当特定行的高度不同于与其相邻的行的高度时，特定行和相邻行可以包括在组合区域中。在这种情况下，空白空间可以被称为在该处没有布置功能单元的区域，例如，在该处布置诸如填充单元的虚设单元的区域。
80.参照图9和图10，可以将混合高度单元布置在检测到的空白空间中(s300)。操作s300可以包括操作s310至s340。可以确定检测到的空白空间的尺寸是否足够(s310)，这可以意味着确定检测到的空白空间的尺寸是否足以使得混合高度单元可以被布置为满足设计集成电路所需的集成电路的操作特性要求。当检测到的空白空间的尺寸被确定为足够时，可以将混合高度单元布置在检测到的空白空间中(s320)。
81.当检测到的空白空间的尺寸被确定为不足时，可以通过移动与检测到的空白空间相邻布置的标准单元来重新形成检测到的空白空间(s330)。可以形成在x方向上具有比检测到的空白空间在x方向上的宽度大的宽度的重新形成的空白空间。可以将混合高度单元布置在重新形成的空白空间中(s340)。在一实施方式中，在布置混合高度单元时，可以移除执行与该混合高度单元相同功能但是具有与该混合高度单元不同布局的另一标准单元。例如，所移除的标准单元可以由混合高度单元替换。
82.再次参照图9，可以确定组合区域是否满足设计规则(s400)。例如，当在组合区域中剩余空白空间的比率大于在整个集成电路中空白空间的比率时，可以再次执行操作s200以减小组合区域中的剩余空白空间的尺寸。此外，在一实施方式中，可以确定所布置的标准单元是否满足性能要求、功率要求和密度要求(s400)，并且当不满足这些要求时，可以再次执行操作s200。
83.根据发明构思的集成电路的设计方法可以通过以下来优化集成电路的性能和集成度：在具有相同高度的行上不仅布置单高度单元而且布置多高度单元，并且在具有彼此不同高度的行上布置混合高度单元。
84.图11a至图11c是根据示例实施方式的用于描述设计集成电路的方法的图。图11a至图11c是用于描述图9和图10中的操作s200和s300的平面图。
85.参照图11a，集成电路的第一组合区域mr1可以包括在与y轴方向相反的方向上的第一至第四行r1至r4。第一行r1和第三行r3可以具有第一高度ch1，分别与第一行r1和第三
行r3相邻的第二行r2和第四行r4可以具有大于第一高度ch1的第二高度ch2。功能单元c11至c14、c21、c22、c31至c33、c41和c42可以布置在第一至第四行r1至r4上。
86.在第一组合区域mr1中，第二行r2的第一空白空间ws11和第三行r3的第二空白空间ws12可以形成于在该处没有布置功能单元c11至c14、c21、c22、c31至c33、c41和c42的位置。当执行图9中的操作s200时，可以检测第一空白空间ws11和第二空白空间ws12。第一空白空间ws11可以位于在与y轴方向相反的方向上顺序布置的第二电源线pl2和第一电源线pl1之间，第二空白空间ws12可以位于在与y轴方向相反的方向上顺序布置的第一电源线pl1和第二电源线pl2之间。
87.集成电路的第二组合区域mr2可以包括在与y轴方向相反的方向上顺序布置的第一至第四行r1'至r4'。第一行r1'和第三行r3'可以具有第一高度ch1，每个分别邻近第一行r1'和第三行r3'的第二行r2'和第四行r4'可以具有大于第一高度ch1的第二高度ch2。功能单元c11'至c14'、c21'、c22'、c31'至c33'、c41'和c42'可以布置在第一至第四行r1'至r4'上。
88.在第二组合区域mr2中，第二行r2'的第一空白空间ws21和第三行r3'的第二空白空间ws22可以形成于在该处没有布置功能单元c11'至c14'、c21'、c22'、c31'至c33'、c41'和c42'的位置。在执行图9中的操作s200时，可以检测第一空白空间ws21和第二空白空间ws22。第一空白空间ws21可以位于在与y轴方向相反的方向上顺序布置的第一电源线pl1和第二电源线pl2之间，第二空白空间ws22可以位于在与y轴方向相反的方向上顺序布置的第二电源线pl2和第一电源线pl1之间。
89.参照图11a和图11b，在执行图10中的操作s330以增加第一组合区域mr1中的空白空间的尺寸时，与第一空白空间ws11和第二空白空间ws12相邻布置的标准单元中的第三行r3的标准单元c32可以被移动，并且第二空白空间ws12可以被重新形成以形成空白空间ws1。例如，标准单元c32可以被移动以便占据第二空白空间ws12的至少一部分并且腾出第一空白空间ws11下方的至少一部分空间，从而重新形成第二空白空间ws12以形成空白空间ws1。在空白空间ws1上，第二电源线pl2、第一电源线pl1和第二电源线pl2可以在与y轴方向相反的方向上顺序地形成。
90.此外，在执行图10中的操作s330以增加第二组合区域mr2中的空白空间的尺寸时，与第一空白空间ws21和第二空白空间ws22相邻布置的标准单元中的第三行r3'的标准单元c32'可以被移动，并且第二空白空间ws22可以被重新形成以便形成空白空间ws2。例如，标准单元c32'可以被移动以便占据第二空白空间ws22的至少一部分并腾出第一空白空间ws21下方的至少一部分空间，从而重新形成第二空白空间ws22以形成空白空间ws2。在空白空间ws2上，第一电源线pl1、第二电源线pl2和第一电源线pl1可以顺序地形成。
91.参照图11b和图11c，在执行图10中的操作s340时，第一混合高度单元hc02可以顺序地布置在第一组合区域mr1的空白空间ws1中的第二行r2和第三行r3上。第一混合高度单元hc02可以具有等于第二高度ch2加上第一高度ch1的高度。
92.另一方面，在执行图10中的操作s340时，第二混合高度单元hc02e可以顺序地布置在第二组合区域mr2的空白空间ws2中的第二行r2'和第三行r3'上。第二混合高度单元hc02e可以具有等于第二高度ch2加上第一高度ch1的高度。
93.在一实施方式中，第一混合高度单元hc02和第二混合高度单元hc02e可以执行相
同的功能。然而，相对于彼此，第一混合高度单元hc02和第二混合高度单元hc02e可以具有形成在其中的不同形状的导电图案，并且可以具有不同布置顺序的电源线，其中每个单元经由该电源线接收电压。第一混合高度单元hc02可以从在与y轴方向相反的方向上顺序布置的第二电源线pl2、第一电源线pl1和第二电源线pl2接收电压。另一方面，第二混合高度单元hc02e可以从在与y轴方向相反的方向上顺序布置的第一电源线pl1、第二电源线pl2和第一电源线pl1接收电压。
94.在将混合高度单元布置在空白空间中时，根据发明构思的各方面的集成电路的设计方法可以根据布置顺序选择和布置适当的混合高度单元。例如，根据其中仅可以布置第一混合高度单元hc02的比较示例，因为第一混合高度单元hc02可以不布置在第二组合区域mr2中，所以可能难以单独确保用于布置第一混合高度单元hc02的空白空间。因此，根据发明构思的集成电路的设计方法可以使得设计高效的集成电路和在相对小的面积内制造具有改善的操作特性的集成电路成为可能。
95.图12是根据一示例实施方式的制造集成电路ic的方法的流程图。
96.参照图12，标准单元库d10可以包括关于标准单元的信息，例如，标准单元的功能信息、特性信息、布局信息等。标准单元库d10可以包括定义标准单元的布局信息的数据dc。数据dc还可以包括识别由每个标准单元执行的功能的数据和定义标准单元的结构的数据，标准单元是诸如参照图1至图11c描述的标准单元。标准单元库d10可以包括数据dc1至dcn(n是等于或大于2的自然数)，其识别标准单元的功能并定义标准单元的布局和结构(例如，内部导电图案、各自向每个单元提供电压的电源线的顺序等)。
97.可以执行从寄存器传输级(rtl)数据d11生成网表数据d20的逻辑合成操作(s10)。例如，半导体设计工具(例如，逻辑合成模块)可以通过参考标准单元库d10对rtl数据d11执行逻辑合成来生成包括比特流或网表的网表数据d20，其中rtl数据d11是用硬件描述语言(hdl)诸如超高速ic(vhsic)hdl(vhdl)和verilog创建的。在逻辑合成操作中，通过参考标准单元库d10中的这样的信息，标准单元可以被包括在集成电路ic中。
98.可以执行从网表数据d20生成布局数据d30的布局布线(p&r)操作(s20)。布局数据d30可以具有例如图形数据库系统信息交换(gdsii)的格式，并且可以包括关于标准单元和互连的几何信息。
99.例如，半导体设计工具(例如，p&r模块)可以通过参考标准单元库d10从网表数据d20布置多个标准单元。通过参考数据dc，半导体设计工具可以选择由网表数据d20定义的标准单元的布局之一，并且布置标准单元的所选布局。例如，操作s20可以包括图9中的操作s100至s400，并且可以包括图10中的操作s310至s340。
100.可以进一步执行产生互连的操作(s20)。互连可以将标准单元的输出引脚电连接到其输入引脚，并且例如可以包括至少一个通路和至少一个导电图案。
101.可以执行光学邻近校正(opc)(s30)。opc可以被称为通过校正失真(诸如由用于制造集成电路ic的半导体工艺中包括的光刻中的光的特性引起的折射)来形成期望形状的图案的操作，并且掩模上的图案可以通过将opc应用于布局数据d30来确定。在一些实施方式中，可以在操作s30中有限地修改集成电路的布局，并且在操作s30中对集成电路的有限修改可以是用于优化集成电路ic的结构的后处理，其可以被称为设计抛光。
102.可以执行制造掩模的操作(s40)。例如，在将opc应用于布局数据d30时，掩模上的
图案可以被限定以形成在多个层上形成的图案，并且可以制造用于形成多个层中的每层的图案的至少一个掩模(或光掩模)。
103.可以执行制造集成电路ic的操作(s50)。例如，集成电路ic可以通过使用在操作s40中制造的至少一个掩模图案化多个层来制造。操作s50可以包括操作s51和s52。
104.可以执行前道工序(feol)工艺(s51)。feol工艺可以被称为在集成电路ic的制造过程中在衬底上形成诸如晶体管、电容器和电阻器的单独的器件的工艺。例如，feol工艺可以包括平坦化和清洁晶片，形成沟槽，形成阱，形成栅极线，形成源极和漏极等。
105.可以执行后道工序(beol)工艺(s52)。beol工艺可以被称为在集成电路ic的制造过程中互连诸如晶体管、电容器和电阻器的单独的器件的工艺。例如，beol工艺可以包括硅化栅极、源极和漏极区域，添加电介质，平坦化，形成孔，添加金属层，形成通路以及形成钝化层等。接下来，集成电路ic可以被封装在半导体封装中，并用作各种应用的部件。
106.图13是根据一示例实施方式的用于设计集成电路的计算系统的框图。
107.参照图13，用于设计集成电路的计算系统100(在下文中，称为集成电路设计系统)可以包括处理器110、存储器130、输入/输出器件150、存储器件170和总线190。集成电路设计系统100可以执行包括操作s10和s20的ic设计操作，并且可以执行包括图9中的操作s100至s400和图10中的操作s310至s340的ic设计操作。在一实施方式中，集成电路设计系统100可以被实现为集成器件，因此可以被称为ic设计器件。集成电路设计系统100可以被提供为用于设计半导体器件的ic的专用器件，但是也可以包括用于驱动各种模拟工具或设计工具的计算机。集成电路设计系统100可以包括诸如台式计算机、工作站和服务器的固定计算系统，或者诸如膝上型计算机的便携式计算系统。
108.处理器110可以被配置为执行指令，该指令执行用于设计集成电路的各种操作中的至少一种。例如，处理器110可以包括能够执行任意命令集(例如，英特尔架构-32(ia-32)、64位扩展ia-32、x86-64、powerpc、sparc、mips、arm、ia-64等)的核心，诸如微处理器、应用处理器(ap)、数字信号处理器(dsp)和图形处理单元(gpu)。处理器110可以经由总线190与存储器130、输入/输出器件150和存储器件170通信。处理器110可以通过驱动合成模块131、p&r模块132和设计规则检查(drc)模块133来执行ic的设计操作。
109.存储器130可以存储合成模块131、p&r模块132和drc模块133。合成模块131、p&r模块132和drc模块133可以从存储器件170加载到存储器130中。合成模块131可以包括例如程序，该程序包括用于根据图12中的操作s10执行逻辑合成操作的多个命令。p&r模块132可以包括程序，该程序包括用于根据图12中的操作s20、图9中的操作s100至s300以及图10中的操作s310至s340执行布局设计操作的多个命令。
110.drc模块133可以确定是否存在设计规则错误。drc模块133可以包括程序，该程序包括用于根据图9中的操作s400执行包括设计规则检查操作(密度规则验证操作)的drc操作的多个命令。当存在违反设计规则时，p&r模块132可以调整所布置的单元的布局。当没有设计规则错误时，可以完成ic的布局设计。
111.存储器130可以包括易失性存储器，诸如静态随机存取存储器(ram)(sram)和动态ram(dram)，或者非易失性存储器，诸如相变ram(pram)、电阻ram(reram)、纳米浮栅存储器(nfgm)、聚合物ram(poram)、磁性ram(mram)、铁电ram(fram)和闪存。
112.输入/输出器件150可以控制用户输入和来自用户接口器件的输出。例如，输入/输
出器件150可以通过使用诸如键盘、鼠标和触摸板的输入器件来接收定义ic的输入数据等。例如，输入/输出器件150可以通过使用诸如显示器和扬声器的输出器件来显示布置结果、布线结果、布局数据、drc结果等。
113.存储器件170可以存储诸如合成模块131、p&r模块132和drc模块133的程序，并且在由处理器110执行程序之前，可以将该程序或其至少一部分从存储器件170加载到存储器130中。存储器件170可以存储要由处理器110处理的数据或者由处理器110处理的数据。例如，存储器件170可以存储要由诸如合成模块131、p&r模块132和drc模块133的程序处理的数据(例如，标准单元库171、网表数据等)以及由该程序生成的数据(例如，drc结果、布局数据等)。
114.存储在存储器件170中的标准单元库171可以包括图12中的标准单元库d10。标准单元库171可以包括定义标准单元的布局的数据dc。数据dc可以包括识别参照图1至图11c描述的标准单元的功能并定义该标准单元的布局和结构(例如，内部导电图案、各自向每个单元提供电压的电源线的顺序等)的数据。
115.例如，存储器件170可以包括非易失性存储器，诸如电可擦除可编程只读存储器(rom)(eeprom)、闪存、pram、rram、mram和fram，以及存储介质，诸如存储卡(mmc、emmc、sd、microsd等)、固态驱动器(ssd)、硬盘驱动器(hdd)、磁带、光盘和磁盘。此外，存储器件170可以从集成电路设计系统100移除。
116.虽然已经参照发明构思的实施方式具体示出和描述了发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在此进行在形式和细节上的各种改变。
117.本技术基于2021年2月18日在韩国知识产权局提交的第10-2021-0022126号韩国专利申请和2021年4月14日在韩国知识产权局提交的第10-2021-0048671号韩国专利申请，并要求其优先权，其公开内容通过引用整体结合于此。