半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.本技术要求2021年2月26日提交的申请号为10-2021-0026739的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
3.本发明涉及一种半导体器件，并且更具体地，涉及一种存储单元和具有该存储单元的半导体器件。


背景技术：

4.近来，为了增加半导体存储器件的净裸片，存储单元的尺寸已经不断减小。
5.随着存储单元的尺寸减小，应该减小寄生电容(cb)并且应该增大电容。然而，由于存储单元的结构局限性，难以增加净裸片。


技术实现要素：

6.本发明的各种实施例提供一种高度集成的存储单元和包括该存储单元的半导体器件。
7.根据本发明的一个实施例，一种半导体器件包括：多个有源层，所述多个有源层垂直地堆叠在衬底之上；多个位线，所述多个位线分别连接到所述有源层的第一端，并且平行于所述衬底延伸；线形气隙，所述线形气隙设置在所述位线之间；多个电容器，所述多个电容器分别连接到所述有源层的第二端；以及字线和背栅，所述字线和所述背栅彼此面对，所述有源层中的每个有源层介于所述字线和所述背栅之间，其中所述字线和所述背栅相对于所述衬底垂直地定向。
8.根据本发明的一个实施例，一种半导体器件包括：多个有源层，所述多个有源层垂直地堆叠在衬底之上；多个位线，所述多个位线分别连接到所述有源层的第一端，并且平行于所述衬底延伸；线形气隙，所述线形气隙设置在所述位线之间；多个电容器，所述多个电容器分别连接到所述有源层的第二端；以及字线和垂直形状的气隙，所述字线和所述垂直形状的气隙彼此面对，所述有源层介于所述字线和所述垂直形状的气隙之间，所述字线和所述垂直形状的气隙相对于所述衬底垂直地定向。
9.根据本发明的一个实施例，一种制造半导体器件的方法包括：在衬底之上形成模制堆叠体，在所述模制堆叠体中绝缘层和牺牲层交替；形成穿透所述模制堆叠体的多个隔离层；用半导体层替换在所述隔离层之间的牺牲层的一部分；形成垂直形状的字线和垂直形状的背栅，所述字线和所述背栅都垂直地穿透所述隔离层且彼此面对，所述半导体层介于所述字线和所述背栅之间；形成位线，所述位线分别连接到所述半导体层的第一端并且平行于所述衬底延伸；以及形成横向地定向的电容器，所述电容器分别连接到所述半导体层的第二端。
10.因为本发明将存储单元垂直地堆叠，所以可以提高存储单元密度。
11.因为本发明将存储单元垂直地堆叠，所以可以减小位线之间的寄生电容。
12.本发明可以通过背栅或垂直气隙来阻止相邻的字线之间的干扰。
附图说明
13.图1是示出根据本发明的实施例的半导体器件的示意性立体图。
14.图2a是示出半导体器件的布局图。
15.图2b示出沿图2a的线a-a
′
和b-b
′
截取的截面图。
16.图3a至图20b是示出根据本发明的实施例的制造半导体器件的方法的视图。
17.图21a至图22b是示出根据本发明的实施例的另一种制造半导体器件的方法的视图。
18.图23a和图23b分别是示出根据本发明的另一实施例的半导体器件的立体图和布局图。
19.图24a和图24b分别是示出根据本发明的另一实施例的半导体器件的立体图和布局图。
20.图25a和图25b是示出用于制造垂直气隙的方法的视图。
具体实施方式
21.本文中所描述的各种实施例将参考截面图、平面图和框图进行描述，这些图是本发明的理想示意图。因此，附图的结构可以根据制造技术和/或公差来修改。本发明的实施例不限于附图所示的具体结构，而是包括根据制造工艺可以产生的结构的任何变化。另外，附图中所示的任意区域及区域的形状均具有示意图，旨在说明各个元件的区域结构的具体示例，而并非旨在限制本发明的范围。
22.下面描述的本发明的实施例可以通过将存储单元垂直地堆叠来增大存储单元密度并减小寄生电容。
23.图1是示出根据实施例的半导体器件的示意性立体图。图2a是半导体器件的布局图。图2b示出沿图2a的线a-a
′
和b-b
′
截取的截面图。
24.参考图1至图2b，半导体器件100可以包括衬底ls和形成在衬底ls上的存储单元阵列mca。存储单元阵列mca可以相对于衬底ls的表面(例如，衬底ls的顶表面)垂直地定向。衬底ls的顶表面可以限定平面。存储单元阵列mca可以相对于衬底ls的平面垂直地定向。存储单元阵列mca可以设置在被形成在衬底ls上的刻蚀停止层(未示出)上。存储单元阵列mca可以包括多个存储单元。存储单元阵列mca可以包括存储单元mc的三维阵列。存储单元阵列mca的每个存储单元mc可以包括位线bl、晶体管tr、电容器cap和板线pl。位线bl可以设置在衬底ls之上并且可以在平行于衬底ls的表面的第一方向d1上延伸。晶体管tr和电容器cap可以沿第二方向d2横向地定向。存储单元阵列mca可以沿第三方向d3相对于衬底ls垂直地向上定向。第一方向d1可以指垂直于第二方向d2的方向，并且第三方向d3可以指与第一方向d1和第二方向d2均垂直的方向。每个存储单元mc还可以包括沿第三方向d3垂直地延伸的字线wl。位线bl可以沿第一方向d1横向地定向。在每个存储单元mc中，位线bl、晶体管tr、电容器cap和板线pl可以被设置为沿第二方向d2横向地布置。存储单元阵列mca可以包括动态随机存取存储器(dram)单元阵列。在另一实施例中，存储单元阵列mca可以包括相变随机存
取存储器(pcram)、电阻式随机存取存储器(reram)和磁阻式随机存取存储器(mram)等。电容器cap可以用其他存储元件代替。
25.衬底ls可以是适合于半导体加工的材料。衬底ls可以包括导电材料、绝缘材料和半导体材料中的至少一种。衬底ls可以包括半导体衬底。衬底ls可以由包含硅的半导体材料制成。衬底ls可以包括硅、单晶硅、多晶硅、非晶硅、锗硅、单晶锗硅、多晶锗硅、碳掺杂硅、它们的组合或它们的多层。衬底ls可以包括其他半导体材料，诸如锗。衬底ls可以包括iii/v族半导体衬底，例如，诸如gaas的化合物半导体衬底。衬底ls可以包括绝缘体上硅(soi)衬底。
26.在另一个实施例中，衬底ls可以包括外围电路区(未示出)。外围电路区可以包括用于控制存储单元阵列mca的多个控制电路。外围电路区的至少一个控制电路可以包括n沟道晶体管、p沟道晶体管、cmos电路或它们的组合。外围电路区的至少一个控制电路可以包括地址解码器电路、读取电路和写入电路。外围电路区的至少一个控制电路可以包括平面沟道晶体管、凹陷沟道晶体管、掩埋式栅极晶体管和鳍式沟道晶体管(finfet)等。
27.例如，外围电路区的至少一个控制电路可以电连接到位线bl。外围电路区可以包括感测放大器，并且感测放大器可以电连接到位线bl。虽然未示出，但是可以在存储单元阵列mca与衬底ls之间设置多级金属互连，并且可以通过所述多级金属互连(mlm)将外围电路区和位线bl互连。
28.可以在衬底ls上形成各种材料。位线bl可以与衬底ls间隔开并且沿第一方向d1横向地定向。位线bl可以被称为横向定向的位线或横向延伸的位线。位线bl可以包括导电材料。位线bl可以包括硅基材料、金属基材料或它们的组合。位线bl可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。沿第一方向d1横向地布置的存储单元mc可以共享一个位线bl。位线bl可以包括多晶硅、氮化钛、钨或它们的组合。例如，位线bl可以包括掺杂有n型杂质或氮化钛(tin)的多晶硅。位线bl可以包括氮化钛和钨的堆叠体(tin/w)。位线bl还可以包括欧姆接触层，如金属硅化物。
29.晶体管tr可以被设置为沿与衬底ls的表面平行的第二方向d2横向地布置。晶体管tr可以横向地位于位线bl与电容器cap之间。晶体管tr可以被设置在比衬底ls高的水平上。晶体管tr和衬底ls可以彼此间隔开。
30.晶体管tr可以包括有源层act、栅极绝缘层gd和字线wl。字线wl可以沿第三方向d3垂直地延伸，并且有源层act可以沿第二方向d2横向地延伸。有源层act可以相对于位线bl横向地布置。有源层act可以定向成平行于衬底ls的平面。
31.字线wl可以具有柱形状。栅极绝缘层gd可以形成在字线wl与有源层act之间。栅极绝缘层gd可以形成在有源层act的一些侧壁上。
32.栅极绝缘层gd可以包括氧化硅、氮化硅、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或它们的组合。栅极绝缘层gd可以包括sio2、si3n4、hfo2、al2o3、zro2、alon、hfon、hfsio和hfsion等。
33.字线wl可以包括金属、金属混合物、金属合金或半导体材料。字线wl可以包括氮化钛、钨、多晶硅或它们的组合。例如，字线wl可以包括其中依次堆叠有氮化钛和钨的tin/w堆叠体。字线wl可以包括n型功函数材料或p型功函数材料。n型功函数材料可以具有4.5或更小的低功函数，而p型功函数材料可以具有4.5或更大的高功函数。
34.字线wl和位线bl可以在彼此交叉的方向上延伸。
35.在一个实施例中，有源层act可以包括半导体材料。在另一个实施例中，有源层act可以包括氧化物半导体材料。有源层act可以包括多个杂质区。杂质区可以包括第一源极/漏极区sd1和第二源极/漏极区sd2。有源层act可以包括掺杂多晶硅、未掺杂多晶硅、非晶硅或igzo。第一源极/漏极区sd1和第二源极/漏极区sd2可以掺杂有n型杂质或p型杂质。第一源极/漏极区sd1和第二源极/漏极区sd2可以掺杂有相同导电类型的杂质。第一源极/漏极区sd1和第二源极/漏极区sd2可以掺杂有n型杂质。第一源极/漏极区sd1和第二源极/漏极区sd2可以掺杂有p型杂质。第一源极/漏极区sd1和第二源极/漏极区sd2可以至少包括选自砷(as)、磷(p)、硼(b)、铟(in)或它们的组合之中的任意杂质。位线bl可以电连接到有源层act的第一边缘部分。电容器cap可以电连接到有源层act的第二边缘部分。有源层act的第一边缘部分可以包括第一源极/漏极区sd1，并且有源层act的第二边缘部分可以包括第二源极/漏极区sd2。
36.有源层act可以通过隔离层iso间隔开并由该隔离层iso支撑。隔离层iso可以沿第三方向d3垂直地延伸。隔离层iso可以沿第一方向d1设置在相邻的存储单元mc之间。沿第三方向d3堆叠的存储单元mc可以通过层间绝缘层ild彼此间隔开。隔离层iso和层间绝缘层ild可以包括诸如氧化硅的绝缘材料。
37.电容器cap可以相对于晶体管tr横向地设置。电容器cap可以沿第二方向d2从有源层act横向地延伸。电容器cap可以包括储存节点sn、电介质层de和板节点pn。储存节点sn、电介质层de和板节点pn可以沿第二方向d2横向地布置。储存节点sn可以具有横向地定向的筒形状，并且板节点pn可以具有扩展到储存节点sn的筒内壁和筒外壁之间的空间中的形状。电介质层de可以设置在储存节点sn的筒内部并且可以围绕板节点pn。板节点pn可以连接到板线pl。储存节点sn可以电连接到第二源极/漏极区sd2。
38.电容器cap可以包括金属-绝缘体-金属(mim)电容器。储存节点sn和板节点pn可以包括金属基材料。电介质层de可以包括氧化硅、氮化硅、高k材料或它们的组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(sio2)可以具有约3.9的介电常数，并且电介质层de可以包括具有4或更大的介电常数的高k材料。高k材料可以具有约20或更大的介电常数。高k材料可以包括氧化铪(hfo2)、氧化锆(zro2)、氧化铝(al2o3)、氧化镧(la2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铌(nb2o5)或锶钛氧化物(srtio3)。在另一个实施例中，电介质层de可以由包括两层或多层上述高k材料的复合层形成。
39.电介质层de可以由锆基氧化物形成。电介质层de可以具有包括氧化锆(zro2)的堆叠结构。包括氧化锆(zro2)的堆叠结构可以包括za(zro2/al2o3)堆叠体或zaz(zro2/al2o3/zro2)堆叠体。za堆叠体可以具有其中氧化铝(al2o3)被堆叠在氧化锆(zro2)上的结构。zaz堆叠体可以具有其中氧化锆(zro2)、氧化铝(al2o3)和氧化锆(zro2)被顺序地堆叠的结构。za堆叠体和zaz堆叠体可以被称为基于zro2的层。在另一个实施例中，电介质层de可以由铪基氧化物形成。电介质层de可以具有包括氧化铪(hfo2)的堆叠结构。包括氧化铪(hfo2)的堆叠结构可以包括ha(hfo2/al2o3)堆叠体或hah(hfo2/al2o3/hfo2)堆叠体。ha堆叠体可以具有其中氧化铝(al2o3)被堆叠在氧化铪(hfo2)上的结构。hah堆叠体可以具有其中氧化铪(hfo2)、氧化铝(al2o3)和氧化铪(hfo2)被顺序地堆叠的结构。ha堆叠体和hah堆叠体可以被称为基于氧化铪的层(基于hfo2的层)。在za堆叠体、zaz堆叠体、ha堆叠体和hah堆叠体中，
氧化铝(al2o3)可以具有比氧化锆(zro2)和氧化铪(hfo2)大的带隙。氧化铝(al2o3)可以具有比氧化锆(zro2)和氧化铪(hfo2)低的介电常数。因此，电介质层de可以包括高k材料与带隙比所述高k材料的带隙大的高带隙材料的堆叠体。除氧化铝(al2o3)之外，电介质层de可以包括氧化硅(sio2)作为高带隙材料。由于电介质层de包含高带隙材料，因此可以抑制泄漏电流。高带隙材料可以比高k材料薄。在另一个实施例中，电介质层de可以包括其中高k材料和高带隙材料被交替地堆叠的层合结构。例如，层合结构可以包括zaza(zro2/al2o3/zro2/al2o3)、zazaz(zro2/al2o3/zro2/al2o3/zro2)、haha(hfo2/al2o3/hfo2/al2o3)或hahah(hfo2/al2o3/hfo2/al2o3/hfo2)。在如上所述的层合结构中，氧化铝(al2o3)可以比氧化锆(zro2)和氧化铪(hfo2)薄。
40.在另一个实施例中，电介质层de可以包括包含氧化锆、氧化铪和氧化铝的堆叠结构、层合结构或混合结构。
41.在另一个实施例中，还可以在储存节点sn与电介质层de之间形成用于改善泄漏电流的界面控制层(未示出)。所述界面控制层可以包括氧化钛(tio2)。界面控制层也可以形成在板节点pn与电介质层de之间。
42.储存节点sn和板节点pn可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，储存节点sn和板节点pn可以包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、钨(w)、氮化钨(wn)、钌(ru)、氧化钌(ruo2)、铱(ir)、氧化铱(iro2)、铂(pt)、钼(mo)、氧化钼(moo)、氮化钛/钨(tin/w)堆叠体、氮化钨/钨(wn/w)堆叠体。板节点pn可以包括金属基材料和硅基材料的组合。例如，板节点pn可以是氮化钛/锗硅/氮化钨(tin/sige/wn)的堆叠体。在氮化钛/锗硅/氮化钨(tin/sige/wn)堆叠体中，锗硅可以是填充在储存节点sn的筒内部的间隙填充材料，氮化钛(tin)实际上可以用作电容器cap的板节点，并且氮化钨可以是低电阻材料。相邻的板节点pn可以共同连接到板线pl。板线pl的底部可以与基底衬底ls绝缘。
43.储存节点sn可以具有三维(3d)结构。储存节点sn可以具有沿第二方向d2横向地定向的3d结构。作为3d结构的示例，储存节点sn可以具有筒形状、柱形状或柱筒(pylinder)形状。这里，柱筒形状可以指其中合并了柱形状和筒形状的结构。例如，柱筒可以具有彼此连接的为柱形状的第一部分和为筒形状的第二部分。
44.有源层act、位线bl和储存节点sn可以位于同一水平。
45.再次参考图2b，层间绝缘层ild和有源层act可以沿第三方向d3交替地堆叠。位线bl和气隙ag可以沿第三方向d3交替地堆叠。每个气隙ag可以位于对应的位线bl下方。位线bl和气隙ag可以垂直地重叠。气隙ag可以由覆盖层cl限定。即，气隙ag可以被包埋在覆盖层cl中。可以进一步在覆盖层cl与位线bl之间形成内衬覆盖层lcl。气隙ag可以位于覆盖层cl与内衬覆盖层lcl之间。覆盖层cl和内衬覆盖层lcl可以包括绝缘材料。
46.再次参考图1和图2a，字线wl和背栅bg可以沿第一方向d1彼此面对，有源层act介于字线wl和背栅bg之间。背栅bg可以沿第三方向d3垂直地延伸。沿第三方向d3堆叠的存储单元mc可以共享字线wl和背栅bg。背栅bg和字线wl可以由相同的材料形成。背栅bg沿第二方向d2的长度可以大于字线wl沿第二方向d2的长度。
47.可以将不同的电势施加到字线wl和背栅bg。例如，可以将字线驱动电压施加到字线wl，并且可以将参考电压(例如，接地电压)施加到背栅bg。背栅bg可以阻止相邻的字线wl
之间的干扰。
48.图3a至图20b是示出根据本发明的实施例的制造半导体器件的方法的视图。在下文中，图3a至图20a是布局图，并且图3b至图20b是沿图3a至图20a的线a-a
′
和b-b
′
截取的截面图。图3a至图20a可以是在牺牲层(或有源层)的水平处的布局图。
49.如图3a和图3b所示，可以在衬底11上形成模制堆叠体20。模制堆叠体20可以包括绝缘层21和牺牲层22。例如，模制堆叠体20可以包括交替地堆叠的多个绝缘层21和多个牺牲层22。绝缘层21和牺牲层22可以沿垂直于衬底11的表面的第三方向d3垂直地堆叠。绝缘层21可以包括氧化硅，并且牺牲层22可以包括氮化硅。模制堆叠体20的最下层和最上层可以是绝缘层21。可以在最下的绝缘层21下方形成刻蚀停止层(未示出)。
50.如图4a和图4b所示，可以在模制堆叠体20中形成第一沟槽23。为了形成第一沟槽23，可以对模制堆叠体20的一部分进行刻蚀。第一沟槽23可以沿第三方向d3垂直地延伸，并且当从俯视图观察时，可以沿第二方向d2横向地延伸。因为在衬底11之上设置了刻蚀停止层(未示出)，所以第一沟槽23可以不暴露衬底11。当从俯视图观察时，第一沟槽23可以包括宽部和窄部。宽部和窄部可以各自具有矩形形状。第一沟槽23可以穿过模制堆叠体20的第一部分。
51.如图5a和图5b所示，可以在第一沟槽23中形成隔离层24。隔离层24可以包括绝缘材料。隔离层24可以包括氧化硅。为了形成隔离层24，可以在沉积氧化硅以填充第一沟槽23之后执行平坦化工艺。当从俯视图观察时，隔离层24可以包括宽部和窄部。隔离层24可以沿第三方向d3垂直地延伸。隔离层24可以被称为垂直隔离层。
52.如图6a和图6b所示，可以通过对模制堆叠体20的一部分进行刻蚀来形成第二沟槽25。第二沟槽25可以沿第三方向d3垂直地延伸，并且也可以沿第一方向d1横向地延伸。第二沟槽25可以与隔离层24间隔开。第二沟槽25可以穿过模制堆叠体20的第二部分。
53.如图7a和图7b所示，可以通过第二沟槽25去除牺牲层22的一部分。因此，可以在绝缘层21之间形成凹陷26。绝缘层21和凹陷26可以沿第三方向d3交替。凹陷26可以沿第二方向d2延伸并且可以沿第一方向d1设置在隔离层24之间。牺牲层22可以保留在绝缘层21之间。
54.如图8a和图8b所示，可以形成填充每个凹陷26的半导体层27。半导体层27可以包括含硅材料。半导体层27可以包括多晶硅。半导体层27和绝缘层21可以沿第三方向d3交替地堆叠。半导体层27可以沿第二方向d2延伸并且可以沿第一方向d1设置在隔离层24之间。半导体层27可以包括锗硅或氧化物半导体材料。
55.如图9a和图9b所示，可以形成填充第二沟槽25的牺牲绝缘层28。牺牲绝缘层28可以由与绝缘层21相同的材料形成。牺牲绝缘层28可以包括氧化硅。
56.如图10a和图10b所示，可以形成穿透隔离层24的第一通孔29。第一通孔29可沿第三方向d3垂直地延伸，同时使半导体层27的部分侧壁暴露。当从俯视图观察时，第一通孔29的横截面可以具有矩形孔的形状。在另一个实施例中，第一通孔29的横截面可以具有不同的形状，如圆形。第一通孔29可以是穿透隔离层24的第一部分的垂直开口。第一通孔29可以与半导体层27的一个侧面相邻。第一通孔29可以不暴露半导体层27的该侧面，并且在这种情况下，可以在后续工艺中扩大第一通孔29以暴露半导体层27的该侧面。
57.如图11a和图11b所示，可以形成穿透隔离层24的字线31。字线31可以填充第一通
孔29。字线31可以与半导体层27的一个侧面相邻并且可以沿第三方向d3垂直地延伸。在形成字线31之前，半导体层27的暴露侧壁可以被选择性地氧化以形成栅极绝缘层30。在另一个实施例中，栅极绝缘层30可以被沉积为在第一通孔29的侧壁之上的连续层，以及然后可以在栅极绝缘层30之上形成字线31。
58.字线31可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。在本实施例中，为了形成字线31，可以在栅极绝缘层30上依次沉积氮化钛和钨之后执行平坦化工艺。
59.如图12a和图12b所示，可以形成穿透隔离层24的第二通孔32。第二通孔32可以与字线31间隔开。第二通孔32的横截面积可以大于字线31的横截面积。字线31可以与半导体层27的一个侧面相邻，而第二通孔32可以与半导体层27的另一侧面相邻。第二通孔32可以不暴露半导体层27的另一侧面。第二通孔32可以沿第三方向d3垂直地延伸。当从俯视图观察时，第二通孔32的横截面可以具有矩形孔的形状。在另一个实施例中，第二通孔32的横截面可以是不同的形状，诸如圆形或椭圆形。第二通孔32可以是穿透隔离层24的第二部分的垂直开口。字线31和第二通孔32可以沿第一方向d1彼此面对，半导体层27介于字线31和第二通孔32之间。
60.如图13a和图13b所示，可以形成填充第二通孔32的背栅33。背栅33可以与字线31间隔开。背栅33的横截面积可以大于字线31的横截面积。字线31可以与半导体层27的一个侧面相邻，而背栅33可以与半导体层27的另一个侧面相邻。背栅33可以沿第三方向d3垂直地延伸，同时与半导体层27的另一侧表面相邻。当从俯视图观察时，背栅33的横截面可以具有矩形孔的形状。在另一个实施例中，背栅33的横截面可以为圆形或椭圆形。
61.背栅33和字线31可以由相同的材料制成。背栅33可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。在本实施例中，为了形成背栅33，可以依次沉积氮化钛和钨以填充第二通孔32，以及然后可以执行平坦化。背栅33和半导体层27的另一侧面可以通过隔离层24彼此间隔开。
62.如上所述，字线31和背栅33可以沿第一方向d1彼此面对，半导体层27介于字线31和背栅33之间。字线31和背栅33可以沿第三方向d3垂直地延伸。沿第三方向d3堆叠的半导体层27可以共享字线31和背栅33。字线31和背栅33可以具有沿第三方向d3穿过隔离层24的柱形状。
63.如图14a和图14b所示，可以选择性地去除牺牲绝缘层28。因此，可以形成第三沟槽34。半导体层27的一端可以被第三沟槽34暴露。第三沟槽34可以与图6a和图6b的第二沟槽25相同。
64.如图15a和图15b所示，可以通过选择性地使半导体层27凹陷来形成位线凹陷35。位线凹陷35可以沿第三方向d3形成在绝缘层21之间。为了形成位线凹陷35，可以另外执行牺牲层22的选择性刻蚀。因此，位线凹陷35可以沿第一方向d1横向地延伸。每个位线凹陷35可以同时暴露沿第一方向d1的相邻的半导体层27的第一端。
65.如图16a和图16b所示，可以在暴露于位线凹陷35的半导体层27的每个第一端中形成第一源极/漏极36。可以通过离子注入杂质来形成第一源极/漏极36。第一源极/漏极36可以通过等离子体掺杂形成。第一源极/漏极36可以包括n型杂质或p型杂质。第一源极/漏极36可以包括磷、砷、锑、硼或铟。
66.接下来，可以形成位线37以填充对应的位线凹陷35。位线37可以共同连接到第一
源极/漏极36。位线37可以包括金属基材料。位线37可以包括氮化钛、钨、硅化钛或它们的组合。位线37可以沿第一方向d1横向地延伸。相邻的位线37可以沿第三方向d3垂直地布置。
67.如图17a和图17b所示，可以将线形凹陷38形成在对应的位线37下方。线形凹陷38可以沿第一方向d1延伸。为了形成线形凹陷38，可以去除绝缘层21的一部分。位线37和线形凹陷38可以沿第三方向d3交替。
68.如图18a和图18b所示，可以将线形气隙41形成在对应的位线37下方。线形气隙41可以沿第一方向d1延伸。为了形成线形气隙41，可以在线形凹陷38上形成覆盖层40。当形成覆盖层40时，可以部分地填充线形凹陷38，并且可以相应地限定线形气隙41。位线37和线形气隙41可以沿第三方向d3交替。
69.在形成覆盖层40之前，可以共形地形成内衬覆盖层39。内衬覆盖层39可以位于线形气隙41与绝缘层21之间。由于内衬覆盖层39设置在位线37与线形气隙41之间，因此位线37和线形气隙41可以彼此不直接接触。内衬覆盖层39可以包括氧化硅，并且覆盖层40可以包括硅碳氧化物(silicon carbon oxide)。覆盖层40可以通过原子层沉积(ald)形成。在另一个实施例中，为了形成覆盖层40，在通过执行硅碳氧化物的沉积和回蚀来限定线形气隙41之后，可以沉积氧化硅。在这种情况下，线形气隙41可以由硅碳氧化物和内衬覆盖层39来限定，并且可以用氧化硅填充第三沟槽34。线形气隙41可以不暴露位线37的表面。
70.如上所述，线形气隙41可以设置在对应的位线37下方。其中包埋了线形气隙41的覆盖结构可以包括内衬覆盖层39、覆盖层40和线形气隙41。
71.可以通过线形气隙41减小相邻的位线37之间的寄生电容。
72.如图19a和图19b所示，可以形成第四沟槽42。第四沟槽42可以通过对模制堆叠体20进行刻蚀形成。第四沟槽42可以沿第一方向d1横向地延伸，并且可以沿第三方向d3垂直地延伸。
73.接下来，可以通过第四沟槽42来去除牺牲层22以在绝缘层21之间形成电容器凹陷43。电容器凹陷43可以提供其中要形成后续的储存节点的空间。可以另外执行绝缘层21和隔离层24的部分刻蚀，使得可以增大电容器凹陷43的尺寸。
74.可以通过电容器凹陷43暴露半导体层27的第二端。
75.如图20a和图20b所示，可以分别在由电容器凹陷43暴露的半导体层27的每个第二端中形成第二源极/漏极44。第二源极/漏极44可以通过离子注入杂质而形成。第二源极/漏极44可以通过等离子体掺杂形成。第二源极/漏极44可以包括n型杂质或p型杂质。第二源极/漏极44可以包括磷、砷、锑、硼或铟。
76.接下来，可以形成电容器的储存节点45，该储存节点45连接到第二源极/漏极44。储存节点45可以形成在电容器凹陷43内部。储存节点45可以具有筒形状。储存节点45可以分别连接到第二源极/漏极44。储存节点45可以包括金属基材料。储存节点45可以包括氮化钛、钨、硅化钛或它们的组合。例如，为了形成储存节点45，可以在沉积氮化钛和牺牲氧化物之后执行回蚀工艺，以及然后可以去除牺牲氧化物。储存节点45可以具有沿第二方向d2横向地延伸的筒形状。沿第一方向d1和第三方向d3彼此相邻的储存节点45可以通过隔离层24及绝缘层21彼此间隔开。
77.接下来，可以在储存节点45上顺序地形成电介质层46和板节点47。
78.电容器可以包括储存节点45、电介质层46和板节点47。
79.电介质层46可以共形地形成在储存节点45之上。板节点47可以形成在电介质层46之上。板节点47可以填充电介质层46之上的电容器凹陷43。相邻的板节点47可以互连。例如，板节点47的一部分可以用作板线48，并且板节点47可以通过板线48彼此互连。
80.图21a至图22b是示出根据另一实施例的制造半导体器件的方法的视图。在图21a和图21b中，与图3a至图20b中相同的附图标记表示相同的部件。在下文中，可以省略冗余部件的详细描述。
81.首先，可以通过如图3a至图19b所示的一系列工艺形成第四沟槽42和电容器凹陷43。
82.如图21a和图21b所示，分别地，可以在被电容器凹陷43暴露的半导体层27的第二端中形成第二源极/漏极44。
83.接下来，可以在对应的电容器凹陷43中形成储存节点45。例如，为了形成储存节点45，可以在沉积氮化钛和牺牲氧化物之后执行回蚀工艺，以及然后可以去除牺牲氧化物。储存节点45可以具有沿第二方向d2横向地延伸的筒形状。沿第一方向d1和第三方向d3彼此相邻的储存节点45可以通过隔离层24及绝缘层21彼此间隔开。
84.接下来，可以选择性地去除绝缘层21的一部分。因此，可以形成使储存节点45的外壁暴露的空间49。储存节点45的内壁和外壁都可以被暴露。
85.如图22a和图22b所示，电介质层46可以共形地形成在储存节点45上。板节点47可以形成在电介质层46上。
86.图23a和图23b分别是示出根据本发明的另一个实施例的半导体器件的立体图和布局图。
87.在图23a和图23b中，与图1至图2b中相同的附图标记表示相同的部件。半导体器件200可以类似于图1至图2b的半导体器件100。在下文中，可以省略冗余部件的详细描述。
88.参考图23a和图23b，半导体器件200可以包括多个存储单元mc。每个存储单元mc可以包括晶体管tr和电容器cap，该晶体管tr包括位线bl、字线wl和有源层act
′
。位线bl可以沿第一方向d1横向地延伸。字线wl和背栅bg可以沿第三方向d3垂直地定向。晶体管tr可以包括沿第二方向d2横向地定向的有源层act
′
。隔离层iso可以设置在沿第一方向d1相邻的存储单元mc之间。
89.有源层act
′
可以包括中心体(center body)tbe以及在中心体tbe两侧的边缘体(edge body)pe1和pe2。当在第一方向d1上测量时，中心体tbe可以是比边缘体pe1和pe2薄的薄体。中心体tbe以及边缘体pe1和pe2在第三方向d3上的厚度(或高度)可以相同。第一源极/漏极区sd1和第二源极/漏极区sd2可以分别形成在边缘体pe1和pe2中。中心体tbe可以被称为沟道体(channel body)，并且第一源极/漏极区sd1与第二源极/漏极区sd2之间的沟道可以形成在中心体tbe中。中心体tbe可以在第一方向d1上具有约10nm或更小(1nm至10nm)的厚度。中心体tbe可以被称为薄体沟道(thin-body channel)。
90.字线wl和背栅bg可以在第一方向d1上彼此面对，中心体tbe介于字线wl和背栅bg之间。栅极绝缘层gd可以设置在中心体tbe与字线wl之间。栅极绝缘层gd可以设置在中心体tbe与背栅bg之间。字线wl和背栅bg可以沿第三方向d3垂直地延伸。关于沿第一方向d1的厚度，中心体tbe的厚度可以比字线wl的厚度薄。
91.图24a和图24b分别是示出根据本发明的另一个实施例的半导体器件的立体图和
布局图。
92.在图24a和图24b中，与图23a和图23b中相同的附图标记表示相同的部件。半导体器件300可以类似于图23a和图23b的半导体器件200。在下文中，可以省略冗余部件的详细描述。
93.参考图24a和图24b，半导体器件300可以包括多个存储单元mc。每个存储单元mc可以包括晶体管tr和电容器cap，该晶体管tr包括位线bl、字线wl和有源层act
′
。位线bl可以沿第一方向d1横向地延伸。字线wl可以沿第三方向d3垂直地定向。晶体管tr可以包括沿第二方向d2横向地定向的有源层act
′
。隔离层iso可以设置在沿第一方向d1相邻的存储单元mc之间。
94.有源层act
′
可以包括中心体tbe以及在中心体tbe两侧的边缘体pe1和pe2。当在第一方向d1上测量时，中心体tbe是比边缘体pe1和pe2薄的薄体。中心体tbe和边缘体pe1和pe2在第三方向d3上的厚度(或高度)可以相同。第一源极/漏极区sd1和第二源极/漏极区sd2可以分别形成在边缘体pe1和pe2中。中心体tbe可以被称为沟道体，并且第一源极/漏极区sd1与第二源极/漏极区sd2之间的沟道可以形成在中心体tbe中。中心体tbe可以在第一方向d1上具有约10nm或更小(1nm至10nm)的厚度。中心体tbe可以被称为薄体沟道。
95.字线wl和垂直气隙vag可以彼此面对，中心体tbe介于字线wl和垂直气隙vag。栅极绝缘层gd可以设置在中心体tbe与字线wl之间。字线wl和垂直气隙vag可以沿第三方向d3垂直地延伸。在沿第一方向d1的厚度中，中心体tbe的厚度可以比字线wl的厚度薄。可以通过用气隙代替图23a和图23b的背栅bg来形成垂直气隙vag。
96.例如，在不将背栅bg填充在如图12a和12b所示的第二通孔32中的情况下，可以保留第二通孔32以形成垂直气隙vag。
97.在图23a至图24b中，中心体tbe可以被称为纳米线沟道。另外，图1至图2b的有源层act可以被称为纳米片。
98.图25a和图25b是示出制造垂直气隙vag的方法的视图。
99.可以通过图3a至图12b所示的一系列工艺形成第二通孔32。
100.接下来，如图25a和图25b所示，可以在第二通孔32上形成第一间隙覆盖层gcl1。可以执行旋涂碳(soc)沉积和回蚀以形成第一间隙覆盖层gcl1。第一间隙覆盖层gcl1可以不填充第二通孔32并且可以共形地覆盖第二通孔32的底表面和侧壁。
101.接下来，可以在第一间隙覆盖层gcl1上形成第二间隙覆盖层gcl2。第二间隙覆盖层gcl2可以随后被平坦化。第二间隙覆盖层gcl2可以由阶梯覆盖率差的材料形成。例如，第二间隙覆盖层gcl2可以由超低温氧化物(ulto)形成。第二间隙覆盖层gcl2可以不填充第一间隙覆盖层gcl1上的第二通孔32。
102.如上所述，垂直气隙vag可以由第二间隙覆盖层gcl2限定，并且垂直气隙vag的上部区域可以由第二间隙覆盖层gcl2密封。
103.在上述实施例中，因为存储单元被垂直地堆叠，所以可以提高单元密度。
104.实施例可以通过线型气隙来减小位线之间的寄生电容。
105.实施例可以通过背栅或垂直气隙来阻止相邻的字线之间的干扰。
106.上述发明不受上述实施例和附图的限制。本领域普通技术人员将容易理解，在不脱离本公开的范围的情况下，可以对其进行各种替换、改变或修改。