层叠型半导体装置的制作方法

1.本发明涉及层叠多个半导体芯片的层叠型半导体装置，尤其涉及在平面图案被细微化的高速动作的层叠型半导体装置中也能够适用的气密密封技术。


背景技术：

2.lsi(大规模集成电路)的设计规则(design rule)越来越被细微化，有立体等的层叠化的倾向。一旦集成电路的设计规则的细微化进展，则与外部电路连接的输入输出电极的间距也被细微化。就5g以后的世代而言，还加上要求高速动作，主动组件的平面图案的设计规则成为10nm以下，随着主动组件的平面图案的细微化，输入输出电极的间距间隔成为10μm以下。一旦输入输出电极的间距间隔变窄，则从以往一直被使用的焊锡凸块电极的采用变困难。就焊锡凸块电极而言，为了涂布焊锡，一般为进行锡―银(snag)电镀，但snag电镀的高度会有偏差。并且焊锡熔融时的溢出会成为问题，就使用焊锡凸块电极的构造而言，难以将输入输出电极的间距间隔设为15μm以下。
3.在焊锡凸块电极所能采用的世代的半导体的封装中，采用使用树脂密封或环氧树脂等的液状硬化性树脂或异方性导电膜(acf)或非导电性膜(ncf)等的底胶(underfill)的气密密封构造。但，就5g以后的世代被要求的高速动作的环境而言，需要将输入输出电极的间距间隔予以10μm以下的细微化，需要采用在本发明的说明书所说明的金(au)凸块。一旦细微化进展至使输入输出电极的间距间隔为10μm以下，则无法采用以往所利用的使用树脂密封或底胶的气密密封构造。在以往的焊锡凸块的情况下，与对置电极接触时，焊锡会通过“湿润”而扩展于电极表面，具有将ncf之类的聚合物(polymer)从接合界面挤出的性质。另一方面，合适于次世代的被细微化的半导体集成电路的构造的au凸块是以固相扩散接合，因此若ncf之类的聚合物只要稍微残留于接合界面，便会阻碍固相扩散，无法实现金属学的接合。另外，即使是输入输出电极的间距间隔为10μm以下的层叠型半导体装置，也有可能在下侧芯片与上侧芯片的接合之前以树脂来制作底胶图案(pattern)。但，除了与被细微化的au凸块的配合需要取得充裕的问题以外，有可能发生在接合后间隙或气泡进入至芯片间的重大的问题。一旦间隙或气泡进入，则在温度循环试验(temperature cycle tester)中间隙或气泡的压力会改变，因此重复应力会进入至凸块接合部分。进一步，若湿气进入至间隙或气泡，则有可能发生气化而破坏芯片。为此，在5g以后的世代中被要求的高速动作的环境是期望不用底胶的气密密封构造。
4.另外，在能够采用间距为15μm以上的粗设计规则的焊锡凸块电极的世代中，提出了通过在基底基板与密封用盖(cap)之间使用异方性波纹管式环(bellows ring)的蛇腹构造来气密密封的封装技术(参照专利文献1)。专利文献1记载的发明是考虑了半导体芯片内的焊锡凸块电极的随温度变化的延展与密封部的金属的延展的差所致的力学性的热应力的不平衡。亦即，专利文献1记载的发明是基于用在使用焊锡凸块电极的旧世代的半导体装置的封装技术固有的事由，以防止温度循环所致的焊锡凸块电极的龟裂的发生作为技术的课题。亦即，专利文献1记载的发明不是考虑输入输出电极的间距间隔为10μm以下的细微化
及高速化的世代、焊锡凸块电极的使用被限制的层叠型半导体装置的固有的事由或伴随其的技术性课题。
5.现有技术文献
6.专利文献
7.专利文献1：日本特开平5-299525号公报


技术实现要素：

8.发明所要解决的课题
9.本发明是为了解决上述问题而研发的，其目的在于，即使在采用输入输出电极的间距间隔为10μm以下的细微化构造的情况下，也不会导致制程工序数的增大，可廉价且简单地提供一种可靠度高的能够气密密封的层叠型半导体装置。
10.用于解决课题的方法
11.为了达成上述目的，本发明的方式是一种层叠型半导体装置，具备：
12.(a)集成上侧集成电路的上侧半导体基板；
13.(b)被设置在该上侧半导体基板的主面的上侧绝缘层；
14.(c)构成沿着该上侧绝缘层的周边环绕而密闭的平面图案的上侧密封图案部；
15.(d)被配置为使由主面的至少一部分所构成的芯片搭载区域对置于上侧绝缘层的下侧芯片；以及
16.(e)被配置于该下侧芯片的主面上，构成对应于上侧密封图案部的配置的图案，环绕芯片搭载区域的周边，通过与上侧密封图案部的固相扩散接合来构成金属学连接体的下侧密封图案部。
17.在本发明的方式的层叠型半导体装置中，在下侧芯片的芯片搭载区域、上侧绝缘层以及金属学连接体的内部形成气密空间。
18.发明的效果
19.根据本发明，即使在采用输入输出电极的间距间隔为10μm以下的细微化构造的情况下，也不会导致制程工序数的增大，可廉价且简单地提供一种可靠度高的能够气密密封的层叠型半导体装置。
附图说明
20.图1是表示本发明的第1实施方式的层叠型半导体装置的立体图(俯视图)。
21.图2是说明在第1实施方式的层叠型半导体装置中使用的下侧芯片的概略的俯视图。
22.图3是在图1所示的层叠型半导体装置中使用的上侧芯片的平面图。
23.图4是在图1所示的层叠型半导体装置中使用的下侧芯片的平面图。
24.图5是从图3的v-v方向观察时的剖面图，是说明气密密封前的状态的构造图。
25.图6是对应于图5的剖面图，是说明气密密封工序后的状态的构造图。
26.图7是在本发明的第2实施方式的层叠型半导体装置中使用的上侧芯片的平面图。
27.图8是在第2实施方式的层叠型半导体装置中使用的下侧芯片的平面图。
28.图9是第2实施方式的层叠型半导体装置的剖面图，是说明气密密封前的状态的构
造图。
29.图10是对应于图9的剖面图，是说明气密密封工序后的状态的构造图。
30.图11的(a)是表示在第2实施方式的层叠型半导体装置的上侧芯片所设的锯波状曲流线的拓扑的平面图，图11的(b)是表示在搭载图11的(a)的上侧芯片的下侧芯片所设的锯波状曲流线的拓扑的平面图，图11的(c)是说明基于上侧芯片的锯波状曲流线与下侧芯片的锯波状曲流线的交叉的金属学接合之处周期性地发生多次的平面图。
31.图12的(a)是表示在第2实施方式的第1变形例的层叠型半导体装置的上侧芯片所设的波形曲流线的拓扑的平面图，图12的(b)是表示在搭载图12的(a)的上侧芯片的下侧芯片所设的波形曲流线的拓扑的平面图，图12的(c)是说明基于上侧芯片的波形曲流线与下侧芯片的波形曲流线的交叉的金属学接合之处周期性地发生多次的平面图。
32.图13的(a)是表示在第2实施方式的第2变形例的层叠型半导体装置的上侧芯片所设的半圆弧状曲流线的拓扑的平面图，图13的(b)是表示在搭载图13的(a)的上侧芯片的下侧芯片所设的半圆弧状曲流线的拓扑的平面图，图13的(c)是说明基于上侧芯片的半圆弧状曲流线与下侧芯片的半圆弧状曲流线的交叉的金属学接合之处周期性地发生多次的平面图。
33.图14是说明本发明的第3实施方式的层叠型半导体装置的构成的一部分的图，是表示下侧芯片为中介层时的俯视图。
34.图15是说明图14所示的作为中介层的下侧芯片的剖面图。
35.图16是说明本发明的第4实施方式的层叠型半导体装置的气密密封前的状态的图，是对应于从在第1实施方式说明的图3的v-v方向观察时的剖面图的图。
36.图17是说明本发明的第4实施方式的第1变形例的层叠型半导体装置的气密密封前的状态的图。
37.图18是说明本发明的第4实施方式的第2变形例的层叠型半导体装置的气密密封前的状态的图。
具体实施方式
38.以下，边参照附图边说明本发明的第1～第4实施方式。在附图的记载中，对相同或类似的部分标注相同或类似的符号，省略重复的说明。但，附图是示意性的，厚度与平面尺寸的关系、各层的厚度的比率等与实际有不同的情况。并且，在附图相互间也可能含有尺寸的关系或比率不同的部分。此外，以下所示的第1～第4实施方式是举例说明用以将本发明的技术思想具体化的装置或方法，本发明的技术思想不将构成零件的材质、形状、构造、配置等限定于下述内容。
39.此外，以下的第1～第4实施方式的说明中的上下等的方向的定义只是基于说明的方便起见而定义的，并非限定本发明的技术思想。例如，若将对象旋转90
°
观察，则上下是变换成左右，若旋转180
°
观察，则上下反转。因此，当旋转180
°
时，将以下的说明的“下侧芯片”改称为“上侧芯片”，将“上侧芯片”改称为“下侧芯片”。
40.(第1实施方式)
41.如图1及图6所示，本发明的第1实施方式的层叠型半导体装置是下侧芯片10a与被搭载于下侧芯片10a的上侧芯片10b的层叠构造。
42.如图2、图3及图5所示，下侧芯片10a具备：下侧半导体基板11a；被配置于下侧半导体基板11a的主面(上表面)的表面区域的下侧集成电路；被设为在下侧半导体基板11a的主面上(上表面上)覆盖下侧集成电路的下侧绝缘层13a；以及在下侧绝缘层13a上沿着下侧半导体基板11a的主面的缘部而环绕的带状的下侧密封图案部14a。
43.下侧集成电路是例如以3nm～7nm的设计规则所设计的细微图案，可高速动作。与多数的半导体芯片同样，在图3是举下侧芯片10a为矩形的情况说明，带状的下侧密封图案部14a也以沿着下侧芯片10a的周边的矩形的画框状图案(中空矩形图案)来构成密闭的图案。然而，下侧芯片10a不是非如此不可，当下侧芯片10a不是矩形时，当然下侧密封图案部14a也成为适合于下侧芯片10a的形状的平面图案。
44.另一方面，如图3及图5所示，第1实施方式的层叠型半导体装置的上侧芯片10b具备：上侧半导体基板11b；被配置于上侧半导体基板11b的主面的表面区域的上侧集成电路；以覆盖上侧集成电路的方式，被设在上侧半导体基板11b的主面上的上侧绝缘层13b；在上侧绝缘层13b上，沿着上侧半导体基板11b的主面的缘部而环绕的带状的第2密封部凸台(land)14b；以及在第2密封部凸台14b上，沿着上侧半导体基板11b的缘部，彼此空出间隔，且边相邻边平行延伸的密封用外壁15o及密封用内壁15i。
45.上侧集成电路与下侧芯片10a的下侧集成电路同样，具有以3nm～7nm的设计规则所设计的细微且可高速动作的平面图案。以第2密封部凸台14b、密封用外壁15o以及密封用内壁15i来构成上侧芯片10b的“上侧密封图案部(14b，15o，15i)”。由图6可了解，通过下侧密封图案部14a与上侧密封图案部(14b，15o，15i)固相扩散接合来构成金属学连接体(14a，15o，15i)。在下侧绝缘层13a、上侧绝缘层13b以及金属学连接体(14a，15o，15i)的内部形成气密空间。
46.如图2及图4所示，在下侧芯片10a的下侧密封图案部14a的环绕图案的内侧，中空圆筒状的下侧凸块b
p1
，b
p2
，b
p3
，
……
，b
pm
以10μm以下的间距排列。若将被定义于下侧凸块b
p1
，b
p2
，b
p3
，
……
，b
pm
的排列的方向的下侧密封图案部14a所构成的矩形画框状图案的边定义为“第1边”，则沿着连续于第1边且与第1边正交的矩形画框状图案的第2边，在下侧芯片10a的中央部周边，中空圆筒状的下侧凸块b
q1
，b
q2
，b
q3
，
……
，b
qn
以10μm以下的间距排列。沿着连续于第2边且与第2边正交的矩形画框状图案的第3边，在下侧芯片10a的中央部周边，中空圆筒状的下侧凸块b
r1
，b
r2
，b
r3
，
……
，b
rm
以10μm以下的间距排列。沿着连续于第3边且与第3边正交的矩形画框状图案的第4边，在下侧芯片10a的中央部周边，中空圆筒状的下侧凸块b
s1
，b
s2
，b
s3
，
……
，b
sn
以10μm以下的间距排列。
47.因此，通过下侧凸块b
p1
，b
p2
，b
p3
，
……
，b
pm
的排列、下侧凸块b
q1
，b
q2
，b
q3
，
……
，b
qn
的排列、下侧凸块b
r1
，b
r2
，b
r3
，
……
，b
rm
的排列以及下侧凸块b
s1
，b
s2
，b
s3
，
……
，b
sn
的排列，在下侧密封图案部14a所构成的矩形画框状图案的内侧构成别的矩形画框状图案。下侧凸块b
p1
，b
p2
，b
p3
，
……
，b
pm
；b
q1
，b
q2
，b
q3
，
……
，b
qn
；b
r1
，b
r2
，b
r3
，
……
，b
rm
；b
s1
，b
s2
，b
s3
，
……
，b
sn
的排列能够对应于成为下侧集成电路的输入输出电极的接合垫的图案的排列。另外，在以下的说明中，有将下侧凸块b
p1
，b
p2
，b
p3
，
……
，b
pm
；b
q1
，b
q2
，b
q3
，
……
，b
qn
；b
r1
，b
r2
，b
r3
，
……
，b
rm
；b
s1
，b
s2
，b
s3
，
……
，b
sn
总括地简称为“下侧凸块b
ij”的情况(i＝p，q，r，s：j＝1～n、或1～m的正的整数)。另外，举例说明的下侧凸块b
ij
不限定于中空圆筒状的形状，下侧凸块b
ij
的排列也不限定于环绕地配置成图2及图4所示的一重的矩形的情况。下侧凸块b
ij
的排列即使为将下侧芯
片10a的周边予以二重或三重以上的多重环绕的矩形或同心圆状地环绕的平面图案或在下侧芯片10a矩阵状地排列的平面图案也无妨。
48.下侧半导体基板11a例如可采用硅基板，但只不过是说明的方便上的举例。下侧半导体基板11a亦可为碳化硅(sic)或镓砷(gaas)等的化合物半导体。可采用在下侧半导体基板11a的表面设有下侧集成电路的构造，该下侧集成电路是例如具有dram或sram等的内存、固体摄像装置的像素矩阵、运算电路、控制电路、输入输出电路、感测电路、放大电路等的电路区块或像素矩阵，但这些也是说明的方便上的举例。下侧绝缘层13a是例如除了硅氧化膜(sio2膜)、硅氮化膜(si3n4膜)、磷硅酸玻璃膜(bsg膜)、含氟氧化膜(siof膜)、含碳氧化膜(sioc膜)等的无机系绝缘层以外，可使用含甲基聚硅氧烷(sicoh)、含氢聚硅氧烷(hsq)、聚甲基硅倍半氧烷膜或聚亚芳基膜等的有机系绝缘层，可组合这些各种的绝缘膜层而层叠，构成多样的多层构造的多层布线绝缘层。下侧绝缘层13a亦可为仅具有场绝缘膜的单层构造，或亦可为组合了上述的各种的绝缘材料的多层构造。多层构造时，最上层可作为钝化膜发挥功能。
49.下侧绝缘层13a的上表面最好通过化学机械研磨(cmp)等的研磨方法而被高精度地平坦化。下侧密封图案部14a被设为具有充分的强度，具有必要的大小，使得在下侧绝缘层13a不产生龟裂等的破损。在中空圆筒状的下侧凸块b
ij
及下侧密封图案部14a可使用例如金(au)等的维氏硬度为20hv～30hv程度的软的金属。进一步，也可使用含80％以上au的au-硅(si)，au-锗(ge)，au-锑(sb)，au-锡(sn)，au-铅(pb)，au-锌(zn)，au-铜(cu)等的维氏硬度为15hv～120hv程度的au合金。关于含90％sn的au-90sn合金的维氏硬度，sn的低硬度性显著，成为16hv程度。以多层构造来构成下侧密封图案部14a也无妨，该多层构造是构成在维氏硬度比较小的au合金的下层含有镍(ni)、铬(cr)、钛(ti)，钽(ta)、锰(mn)、钌(ru)、钨(w)等的高融点金属材料的层。
50.虽省略图示，但实际亦可使ni、cr、ti等等的高融点金属材料含在成为中空圆筒状的下侧凸块b
ij
的下层的下侧凸块用凸台部，而使下侧凸块用凸台部接触于下侧凸块b
ij
的底部。下侧凸块用凸台部亦可被埋入至构成多层布线绝缘层的下侧绝缘层13a的内部，下侧凸块用凸台部与下侧凸块b
ij
可用导通孔(via)来相互地连接。下侧凸块用凸台部经由导通孔等来电连接至成为下侧集成电路的输入输出电极的接合垫。
51.如图5所示，由于平行延伸的密封用外壁15o与密封用内壁15i的底部彼此连接，因此将平行延伸的方向设为长度方向时，与上侧密封图案部(14b，15o，15i)的长度方向垂直的剖面呈u字型。如前述，在第1实施方式的层叠型半导体装置中，假设形成于下侧芯片10a的下侧密封图案部14a为矩形画框状图案而举例说明。因此，如图3所示，被设在上侧芯片10b的第2密封部凸台14b也对应于下侧密封图案部14a的图案，以和下侧密封图案部14a几乎接近镜像关系的矩形画框状图案来构成封闭的图案。但，当下侧密封图案部14a不是矩形画框状时，第2密封部凸台14b也当然以投影下侧密封图案部14a的形状的平面图案来构成封闭的图案。
52.图3所示，在上侧芯片10b的第2密封部凸台14b的环绕图案的内侧，配合下侧凸块b
p1
，b
p2
，b
p3
，
……
，b
pm
的排列，中空四角筒状的上侧凸块b
up1
，b
up2
，b
up3
，
……
，b
upm
以10μm以下的间距排列。若将沿着上侧凸块b
up1
，b
up2
，b
up3
，
……
，b
upm
的排列的方向的第2密封部凸台14b的矩形画框状图案的边定义为“上侧矩形第1边”，则沿着连续于上侧矩形第1边且与上侧矩
形第1边正交的上侧矩形第2边，在上侧芯片10b的中央部周边，中空四角筒状的上侧凸块b
uq1
，b
uq2
，b
uq3
，
……
，b
uqn
配合下侧凸块b
q1
，b
q2
，b
q3
，
……
，b
qn
的排列而以10μm以下的间距排列。沿着连续于上侧矩形第2边且与上侧矩形第2边正交的上侧矩形第3边，在上侧芯片10b的中央部周边，中空四角筒状的上侧凸块b
ur1
，b
ur2
，b
ur3
，
……
，b
urm
配合下侧凸块b
r1
，b
r2
，b
r3
，
……
，b
rm
的排列而以10μm以下的间距排列。
53.沿着连续于上侧矩形第3边且与上侧矩形第3边正交的上侧矩形第4边，在上侧芯片10b的中央部周边，中空四角筒状的上侧凸块b
us1
，b
us2
，b
us3
，
……
，b
usn
配合下侧凸块b
s1
，b
s2
，b
s3
，
……
，b
sn
的排列而以10μm以下的间距排列。上侧凸块b
up1
，b
up2
，b
up3
，
……
，b
upm
；b
uq1
，b
uq2
，b
uq3
，
……
，b
uqn
；b
ur1
，b
ur2
，b
ur3
，
……
，b
urm
；b
us1
，b
us2
，b
us3
，
……
，b
usn
的排列是对应于成为上侧集成电路的输入输出电极的接合垫的图案的排列。另外，在以下的说明中，有将上侧凸块b
up1
，b
up2
，b
up3
，
……
，b
upm
；b
uq1
，b
uq2
，b
uq3
，
……
，b
uqn
；b
ur1
，b
ur2
，b
ur3
，
……
，b
urm
；b
us1
，b
us2
，b
us3
，
……
，b
usn
总括地简称为“上侧凸块b
uij”的情况(i＝p，q，r，s：j＝1～n、或1～m的正的整数)。另外，举例说明的上侧凸块b
uij
也不限定于中空圆筒状的形状。此外，上侧凸块b
uij
的排列也不限定于环绕地配置成图3所示的矩形的情况，例如下侧凸块b
ij
的排列若为矩阵等的矩阵状，则上侧凸块b
uij
也配合下侧凸块b
ij
的排列来矩阵状地排列于上侧芯片10b。
54.上侧半导体基板11b与下侧半导体基板11a同样，可采用硅基板，但为一例，并非限定于硅基板。在上侧半导体基板11b的表面例如可设有包含内存、运算电路、控制电路、输入输出电路、感测电路、放大电路等的电路区块的上侧集成电路。上侧绝缘层13b例如除了sio2膜、si3n4膜、bsg膜、siof膜、sioc膜等的无机系绝缘层以外，可使用sicoh、hsq、聚甲基硅倍半氧烷膜或聚亚芳基膜等的有机系绝缘层，可组合这些各种的绝缘膜层而层叠，构成多样的多层构造的多层布线绝缘层。上侧绝缘层13b亦可为仅具有场绝缘膜的单层构造，或亦可为组合了上述的各种的绝缘材料的多层构造。多层构造时，最上层可作为钝化膜发挥功能。上侧绝缘层13b的上表面最好通过cmp等的研磨方法而被高精度地平坦化。
55.如图3所示，密封用外壁15o及密封用内壁15i是由2条线所组成的环绕的图案作为平面图案来分别构成封闭矩形，沿着上侧半导体基板11b的缘部而环绕。密封用外壁15o及密封用内壁15i的平面图案优选为矩形环状地封闭，但不是排除其一部分以不影响气密密封的程度间断的情况。将第1实施方式的层叠型半导体装置的上侧芯片10b的周边维持平行壁的拓扑(topology)，而矩形环状地环绕的密封用平行垂直壁构造(15o，15i)例如能够以和在日本特开2019-190775号本发明者所揭示的筒状的凸块的四角筒状的制造方法同样的方法来制造。用在下侧芯片10a的圆筒状的下侧凸块b
ij
也可通过日本特开2019-190775号所揭示的方法来制造。亦即，设在上侧芯片10b的周边的密封用平行垂直壁构造(15o，15i)可与设在中央部附近的上侧凸块b
uij
同时通过日本特开2019-190775号所揭示的方法来制造。
56.其他，设在上侧芯片10b的周边的密封用平行垂直壁构造(15o，15i)是可通过作为半导体集成电路的制造方法采用的各种的侧壁技术来容易地形成。例如亦可为以环绕上侧芯片10b的周边的剖面矩形的光阻剂(photoresist)膜的图案作为基础形成，包含此光阻剂膜的图案的垂直侧壁，以真空蒸镀或溅射来将au或au合金等的金属膜堆积于全面整个面的方法手法。然后，通过回蚀(etch back)等来选择性地除去被堆积于作为基础的光阻剂膜的图案的上面上表面的金属膜，只要进一步除去作为基础的光阻剂膜，便可形成2片的垂直侧壁平行地对置的密封用平行垂直壁构造(15o，15i)。在第1实施方式的层叠型半导体装置中，
将可通过如此的周知的侧壁
·
制程来形成的平行垂直壁称为“侧壁
·
图案(side wall
·
pattern)”。
57.中空四角筒状的上侧凸块b
uij
的材料优选为容易通过常压乃至减压下的加热压接或超音波加热压接等的压力来与中空圆筒状的下侧凸块b
ij
固相扩散接合的金属。同样，密封用外壁15o及密封用内壁15i优选为容易通过加热压接或超音波加热压接等来分别与下侧密封图案部14a固相扩散接合的金属。密封用外壁15o及密封用内壁15i亦可由与上侧凸块b
uij
同一材料所构成。例如，当下侧凸块b
ij
与下侧密封图案部14a为以au或au合金所构成时，上侧凸块b
uij
和形成u字型的密封用外壁15o及密封用内壁15i可采用au或au-si，au-ge，au-sb，au-sn，au-pb，au-zn，au-cu等的au合金。
58.密封用外壁15o及密封用内壁15i对于下侧密封图案部14a热压接时，本身会变形，与下侧密封图案部14a固相扩散接合，金属学地接合而构成金属学连接体(14a，15o，15i)，由此实现气密密封。通过将密封用外壁15o及密封用内壁15i设为由厚度70～700nm程度的垂直侧壁所组成的侧壁
·
图案，可发挥密封用外壁15o及密封用内壁15i容易通过压接时的力量而易于变形的特征。由于密封用外壁15o及密封用内壁15i可使用与上侧凸块b
uij
同一材料来以同一制程形成，因此在形成密封用外壁15o及密封用内壁15i时，可不增大多余的工序数，廉价地制造。由于密封用外壁15o及密封用内壁15i容易变形，因此可不导致制程工序数的增大，廉价且简单地实现制造良品率高、可靠度高的气密密封。优选的是通过将密封用外壁15o及密封用内壁15i设为厚度100～300nm程度的直侧壁，密封用外壁15o及密封用内壁15i容易通过压接时的力量而易于变形的特征更显著。气密密封后，密封用外壁15o及密封用内壁15i变形，因此丧失图5所示的垂直侧壁的形态，金属学连接体(14a，15o，15i)成为包含图6所示的彼此迭入的非规则的曲面的不定形的形状。
59.如图5所示，第2密封部凸台14b是成为构成u字型的密封用外壁15o及密封用内壁15i的底层的构件。第2密封部凸台14b优选为具有充分的强度，具有必要的大小，使得在下侧芯片10a与上侧芯片10b的气密密封时，可吸收/分散施加于密封用外壁15o及密封用内壁15i的压力，且不使龟裂等的破损产生于上侧绝缘层13b。为此，第2密封部凸台14b例如能以包括ti、ni、cr、ta、mn、ru、w等的高融点金属材料的下层的au或au合金的多层构造所构成。虽省略图示，但实际亦可使ni、cr、ti等等的高融点金属材料含在成为上侧凸块b
uij
的下层(图5的显示的方向是上侧的层)的上侧凸块用凸台部，而使上侧凸块用凸台部接触于上侧凸块b
uij
的底部。上侧凸块用凸台部亦可被埋入至构成多层布线绝缘层的上侧绝缘层13b的内部，上侧凸块用凸台部与上侧凸块b
uij
可用导通孔(via)来相互地连接。上侧凸块用凸台部经由导通孔等来电连接至成为上侧集成电路的输入输出电极的接合垫。
60.如以上说明，沿着下侧芯片10a的缘部，以带状的下侧密封图案部14a来构成封闭图案，作为沿着上侧芯片10b的缘部而环绕的封闭图案，上侧密封图案部(14b，15o，15i)会以对应于下侧密封图案部14a的大小及形状，被构成为至少一部分呈镜像关系。因此若根据第1实施方式的层叠型半导体装置，则即使是搭载具有输入输出电极的间距间隔为10μm以下的被细微化的平面图案的半导体集成电路时，也可通过压接下侧密封图案部14a及上侧密封图案部(14b，15o，15i)来金属学地接合而构成图6所示的金属学连接体(14a，15o，15i)，不导致制程工序数的增大，廉价且简单地进行下侧芯片10a与上侧芯片10b之间的气密密封。
61.(第2实施方式)
62.如图10所示，本发明的第2实施方式的层叠型半导体装置是形成下侧芯片20a及被搭载于下侧芯片20a的上侧芯片20b的层叠构造的点与第1实施方式的层叠型半导体装置同样。
63.但，如图9及图10所示，下侧芯片20a具备：下侧半导体基板11a；被配置于下侧半导体基板11a的主面的表面区域的下侧集成电路；被设为在下侧半导体基板11a的主面上(上表面上)覆盖下侧集成电路的下侧绝缘层23a；在下侧绝缘层23a上沿着下侧半导体基板11a的主面的缘部而环绕的带状的第1密封部凸台14a；以及在第1密封部凸台14a上沿着下侧半导体基板11a的缘部，彼此空出间隔且边相邻边平行地延伸的密封用外壁17o及密封用内壁17i。
64.亦即，以第1密封部凸台14a、密封用外壁17o以及密封用内壁17i来构成下侧芯片20a的“下侧密封图案部(14a，17o，17i)”的点，与第1实施方式的层叠型半导体装置的构成不同。下侧集成电路是例如以3nm～7nm的设计规则所设计的细微图案的点也与第1实施方式的层叠型半导体装置同样。与多数的半导体芯片同样，在图8中例举下侧芯片20a为矩形的情况，带状的第1密封部凸台14a也以沿着下侧芯片20a的周边的矩形的画框状图案(中空矩形图案)来构成密闭的图案。然而，下侧芯片20a不是非如此不可，当下侧芯片20a不是矩形时，当然第1密封部凸台14a也成为适合于下侧芯片20a的形状的平面图案。
65.另一方面，如图7及图9所示，第2实施方式的层叠型半导体装置的上侧芯片20b是具备：上侧半导体基板11b；在上侧半导体基板11b的主面的表面区域所配置的上侧集成电路；以覆盖上侧集成电路的方式，被设在上侧半导体基板11b的主面上的上侧绝缘层23b；在上侧绝缘层23b上，沿着上侧半导体基板11b的主面的缘部而环绕的带状的第2密封部凸台14b；以及在第2密封部凸台14b上，沿着上侧半导体基板11b的缘部，彼此空出间隔，且边相邻边平行地延伸的密封用外壁16o及密封用内壁16i。
66.上侧集成电路与下侧芯片20a的下侧集成电路同样，具有以3nm～7nm的设计规则而设计的细微且可高速动作的平面图案。以第2密封部凸台14b、密封用外壁16o以及密封用内壁16i来构成上侧芯片20b的“上侧密封图案部(14b，16o，16i)”。如由图10可知，通过下侧密封图案部(14a，17o，17i)与上侧密封图案部(14b，16o，16i)固相扩散接合来构成金属学连接体(14a，14b，18)。在下侧绝缘层23a、上侧绝缘层23b以及金属学连接体(14a，14b，18)的内部形成气密空间。
67.与图2所示的平面图案同样，但如图8所示，例举多个下侧凸块b
ij
作为矩形画框状图案，以10μm以下的间距来排列于第1密封部凸台14a所构成的矩形画框状图案的内侧的情况为例(i＝p，q，r，s：j＝1～n、或1～m的正的整数)。此外，与图3所示的同样，但如图7所示，例举多个中空四角筒状的上侧凸块b
uij
作为矩形画框状图案，以10μm以下的间距来排列于上侧芯片20b的第2密封部凸台14b的环绕图案的内侧的情况为例。
68.下侧半导体基板11a及上侧半导体基板11b例如是硅基板，在下侧半导体基板11a及上侧半导体基板11b的表面例如设有下侧集成电路，该下侧集成电路是具有内存、运算电路、控制电路、输入输出电路、感测电路、放大电路等的电路区块。下侧绝缘层23a及上侧绝缘层23b例如除了sio2膜、si3n4膜、bsg膜、siof膜、sioc膜等的无机系绝缘层以外，可使用sicoh、hsq、聚甲基硅倍半氧烷膜或聚亚芳基膜等的有机系绝缘层，可组合这些各种的绝缘膜层而层叠，构成多样的多层构造的多层布线绝缘层。下侧绝缘层23a及上侧绝缘层23b亦
可为仅具有场绝缘膜的单层构造，或亦可为组合了上述的各种的绝缘材料的多层构造。多层构造时，最上层可作为钝化膜发挥功能。下侧绝缘层23a及上侧绝缘层23b的上表面最好通过cmp等的研磨方法而被高精度平坦化。
69.如图7所示，上侧芯片20b的密封用外壁16o及密封用内壁16i作为平面图案是2条线边延伸边环绕的图案，分别构成封闭曲流线(meander)形状，沿着上侧芯片20b的缘部而环绕。密封用外壁16o及密封用内壁16i作为平面图案，2条锯波状曲流线延伸的构造的详细地显示于图11的(a)。如图8所示，下侧芯片20a的密封用外壁17o及密封用内壁17i作为平面图案是2条线边延伸边环绕的图案，分别构成封闭曲流线形状，沿着下侧芯片20a的缘部而环绕。密封用外壁17o及密封用内壁17i作为平面图案，作为2条锯波状曲流线延伸的构造的详细地显示于图11的(b)。由于图11的(a)所示的2条锯波状曲流线与图11的(b)所示的2条锯波状曲流线相位不同，因此如图11的(c)所示，上侧芯片20b的密封用外壁16o及密封用内壁16i在多处与下侧芯片20a的密封用外壁17o及密封用内壁17i交叉。在图11的(c)以圆形记号来包围第2个的交叉处，标记符号z。
70.上侧芯片20b的密封用外壁16o及密封用内壁16i、下侧芯片20a的密封用外壁17o及密封用内壁17i的双方分别为直线状的平行的2条线时，密封用外壁16o与密封用外壁17o会在同一线上重叠，密封用内壁17i与密封用内壁16i会在同一线上重叠，因此在击溃密封用外壁16o等时需要大的力量。此外，通过密封用外壁16o与密封用外壁17o的层叠时的位移、密封用内壁17i与密封用内壁16i的层叠时的位移，击溃密封用外壁16o等时的必要力量会改变。此外，进行下侧芯片20a与上侧芯片20b的暂时连接的电性特性的评价而在下侧芯片20a或上侧芯片20b发现不良时，需要进行芯片修复(repair)。若考虑芯片修复的制程，则亦有期望以弱的力量来暂时连接下侧芯片20a与上侧芯片20b，而所欲以弱的力量来除去被发现不良的芯片。
71.如图11的(a)及图11的(b)所示，若使上下的密封壁延伸成锯波状，则如图11的(c)所示，在使下侧芯片20a与上侧芯片20b接合时，即便在交叉处z发生对齐偏移，还是可将交叉处z设为点的暂时接合，因此具有可均一地设定热压接时施加的压力的优点。进一步，由于可将交叉处设为点接触，所以可减弱热压接时施加的压力，因此亦具有容易修复的优点。另外，就图11的(a)及图11的(b)而言，以使上下的密封壁延伸的情况为例表示，但即便只使下侧芯片20a及上侧芯片20b中的任一方延伸，也是即使发生对齐偏移，还是可通过点接合的优点，使热压接时施加的压力均一，取得容易修复(repair)的有利的效果。
72.第2实施方式的层叠型半导体装置的密封用外壁16o、密封用内壁16i、密封用外壁17o以及密封用内壁17i的平面图案优选为以曲流线状的环绕图案来封闭，但不是排除曲流线的一部分以不影响气密密封的程度间断的情况。用在第2实施方式的层叠型半导体装置的具有曲流线状的水平图案而环绕的密封用平行垂直壁构造(16o，16i)及密封用平行垂直壁构造(17o，17i)与第1实施方式的层叠型半导体装置同样，可通过侧壁技术来容易地形成。密封用平行垂直壁构造(16o，16i)可适用曲流线状的沟部或使用基础图案的周知的侧壁
·
制程来以和上侧凸块b
uij
的制造工序同一制程形成，因此在形成密封用平行垂直壁构造(16o，16i)时，可不增大多余的工序数，廉价地制造。此外，由于密封用平行垂直壁构造(17o，17i)可适用曲流线状的沟部或使用基础图案的周知的侧壁
·
制程来以和下侧凸块b
ij
的制造工序同一制程形成，因此在形成密封用平行垂直壁构造(17o，17i)时，可不增大多余的工
序数，廉价地制造。
73.中空四角筒状的上侧凸块b
uij
的材料优选为容易通过常压乃至减压下的加热压接或超音波加热压接等的压力来与中空圆筒状的下侧凸块b
ij
固相扩散接合的金属。同样，上侧芯片20b的密封用外壁16o及密封用内壁16i优选为容易通过加热压接或超音波加热压接等来分别与下侧芯片20a的密封用外壁17o及密封用内壁17i固相扩散接合的金属。密封用外壁16o及密封用内壁16i亦可由与上侧凸块b
uij
同一材料所构成，密封用外壁17o及密封用内壁17i亦可由与下侧凸块b
ij
同一材料所构成。例如，当下侧凸块b
ij
与第1密封部凸台14a为以au或au合金所构成时，下侧凸块b
ij
、上侧凸块b
uij
、密封用外壁16o、密封用内壁16i、密封用外壁17o以及密封用内壁17i可采用au或au-si，au-ge，au-sb，au-sn，au-pb，au-zn，au-cu等的au合金。
74.上侧芯片20b的密封用外壁16o及密封用内壁16i在对于下侧芯片20a的密封用外壁17o及密封用内壁17i热压接时，相互地变形，相互地固相扩散接合而金属学地接合，由此实现气密密封。通过将密封用外壁16o、密封用内壁16i、密封用外壁17o以及密封用内壁17i设为厚度70～700nm程度，优选为100～300nm程度的侧壁
·
图案，可发挥密封用外壁16o、密封用内壁16i、密封用外壁17o以及密封用内壁17i各自容易通过压接时的力量而易于变形的特征。由于通过压接时的力容易变形，因此可将密封用外壁16o及密封用内壁16i与密封用外壁17o及密封用内壁17i容易地固相扩散接合，可不增大追加的工序数来实现气密密封。
75.如图9所示，由于平行地延伸的密封用外壁17o与密封用内壁17i的底部相互地连接，因此将平行地延伸的方向设为长度方向时，与下侧密封图案部(14a，17o，17i)的长度方向垂直的剖面是呈u字型。此外，由于平行地延伸的密封用外壁16o与密封用内壁16i的底部相互地连接，因此将平行地延伸的方向设为长度方向时，与上侧密封图案部(14b，16o，16i)的长度方向垂直的剖面是呈u字型。第2实施方式的层叠型半导体装置是假设形成于下侧芯片20a的第1密封部凸台14a为矩形画框状图案时的示意性的说明。因此，如图8所示，被设在上侧芯片20b的第2密封部凸台14b也对应于第1密封部凸台14a的图案，以和第1密封部凸台14a几乎接近镜像关系的矩形画框状图案来构成封闭图案。但，当第1密封部凸台14a不是矩形画框状时，第2密封部凸台14b也当然以投影第1密封部凸台14a的形状的平面图案来构成封闭图案。
76.如图9所示，第1密封部凸台14a是成为构成u字型的密封用外壁17o及密封用内壁17i的底层的构件。第1密封部凸台14a优选为具有充分的强度，具有必要的大小，使得在下侧芯片20a与上侧芯片20b的气密密封时，可吸收/分散施加于密封用外壁17o及密封用内壁17i的压力，且不使龟裂等的破损产生于下侧绝缘层23a。同样，第2密封部凸台14b是成为构成u字型的密封用外壁16o及密封用内壁16i的底层的构件。第2密封部凸台14b优选为具有充分的强度，具有必要的大小，使得在下侧芯片20a与上侧芯片20b的气密密封时，可吸收/分散施加于密封用外壁16o及密封用内壁16i的压力，且不使龟裂等的破损产生于上侧绝缘层23b。为此，第1密封部凸台14a及第2密封部凸台14b例如能以包括ti、ni、cr、ta、mn、ru、w等的高融点金属材料的下层的au或au合金的多层构造所构成。
77.虽省略图示，但实际亦可使ni、cr、ti等等的高融点金属材料含在成为中空圆筒状的下侧凸块b
ij
的下层的下侧凸块用凸台部，而使下侧凸块用凸台部接触于下侧凸块b
ij
的底部。下侧凸块用凸台部亦可被埋入至构成多层布线绝缘层的下侧绝缘层23a的内部，下侧
凸块用凸台部与下侧凸块b
ij
可用导通孔(via)来相互地连接。下侧凸块用凸台部经由导通孔等来电连接至成为下侧集成电路的输入输出电极的接合垫。同样，亦可使ni、cr、ti等等的高融点金属材料含在成为中空四角筒状的上侧凸块b
uij
的下层(图9的显示的方向是上侧的层)的上侧凸块用凸台部，使上侧凸块用凸台部接触于上侧凸块b
uij
的底部。上侧凸块用凸台部亦可被埋入至构成多层布线绝缘层的上侧绝缘层23b的内部，上侧凸块用凸台部与上侧凸块b
uij
可用导通孔来相互地连接。上侧凸块用凸台部经由导通孔等来电连接至成为上侧集成电路的输入输出电极的接合垫。
78.如以上说明，沿着下侧芯片20a的缘部，以下侧密封图案部(14a，17o，17i)来构成封闭图案，作为沿着上侧芯片20b的缘部而环绕的封闭图案，上侧密封图案部(14b，16o，16i)对应于下侧密封图案部(14a，17o，17i)而构成，曲流线会在多处周期性地交叉。由于交叉部在多处周期性地发生，所以可将气密密封设为更完全。因此，若根据第2实施方式的层叠型半导体装置，则即使在搭载具有输入输出电极的间距间隔为10μm以下的被细微化的平面图案的半导体集成电路的情况下，也可通过压接下侧密封图案部(14a，17o，17i)与上侧密封图案部(14b，16o，16i)来金属学地接合而构成图10所示的金属学连接体(14a，14b，18)，不导致制程工序数的增大，廉价且简单地进行下侧芯片20a与上侧芯片20b之间的气密密封。
79.另外，在图11是显示直线状折弯的锯波状曲流线的拓扑，但即使是图12所示的平行波形曲流线的拓扑也无妨。在图12的(a)中将第2实施方式的第1变形例的层叠型半导体装置的上侧芯片20b的密封用外壁31o及密封用内壁31i的平面图案的一部分与第2密封部凸台14b的图案对比而示。图12的(a)虽只揭示一部分的片断性的图案，但密封用外壁31o及密封用内壁31i也与图7同样，2条平行波形曲流线会边以等间隔延伸，边被配置于多个上侧凸块b
uij
的排列的周围。其结果，宏观的全体构成封闭平面图案，沿着上侧芯片20b的缘部环绕。在图12的(b)中下侧芯片20a的密封用外壁32o及密封用内壁32i会构成2条平行波形曲流线作为平面图案，将边延伸边环绕的图案的一部分与下侧芯片20a的图案对比而示。
80.虽只揭示一部分的片断性的图案，但与图8所示的平面布局构成同样，图12的(b)所示的2条平行波形曲流线会边以等间隔延伸，边被配置于多个下侧凸块b
ij
的排列的周围。其结果，宏观的全体构成封闭平面图案，沿着下侧芯片20a的缘部环绕。由于图12的(a)所示的密封用外壁31o及密封用内壁31i所构成的2条平行波形曲流线与图12的(b)所示的密封用外壁32o及密封用内壁32i所构成的2条平行波形曲流线的相位不同，因此如图12的(c)所示，密封用外壁31o及密封用内壁31i所构成的2条平行波形曲流线与密封用外壁32o及密封用内壁32i所构成的2条平行波形曲流线在多处周期性地交叉。其结果，通过固相扩散接合来金属学地接合之处会周期性地连续，气密密封的可靠度会提升。
81.如图12的(a)及图12的(b)所示，若使上下的密封壁延伸成波形，则如图12的(c)所示，在使下侧芯片20a与上侧芯片20b接合时，即便在交叉处发生对齐偏移，还是可将交叉处设为点的暂时接合，因此具有可均一地设定热压接时施加的压力的优点。进一步，由于可将交叉处设为点接触，所以可减弱热压接时施加的压力，因此亦具有容易修复的优点。另外，就图12的(a)及图12的(b)而言，以使上下的密封壁延伸的情况为例表示，但即便只使下侧芯片20a及上侧芯片20b中的任一方延伸，也是即使发生对齐偏移，还是可通过点接合的优点，使热压接时施加的压力均一，取得容易修复(repair)的有利的效果。
82.另外，在图11中揭示了平行锯波状曲流线，在图12中揭示了平行波形曲流线的拓
扑，但即使为图13所示的平行半圆弧状曲流线的拓扑也无妨。在图13的(a)中将第2实施方式的第2变形例的层叠型半导体装置的上侧芯片20b的密封用外壁33o及密封用内壁33i的平面图案的一部分与第2密封部凸台14b的图案对比而示。图13的(a)虽只揭示一部分的片断性的图案，但密封用外壁33o及密封用内壁33i也与图7同样，2条平行半圆弧状曲流线会边以等间隔延伸，边被配置于多个上侧凸块b
uij
的排列的周围。其结果，宏观的全体构成封闭平面图案，沿着上侧芯片20b的缘部环绕。在图13的(b)中下侧芯片20a的密封用外壁34o及密封用内壁34i会构成2条平行半圆弧状曲流线作为平面图案，将边延伸边环绕的图案的一部分与下侧芯片20a的图案对比而示。
83.虽只揭示一部分的片断性的图案，但与图8所示的平面布局构成同样，图13的(b)所示的2条平行波形曲流线会边以等间隔延伸，边被配置于多个下侧凸块b
ij
的排列的周围。其结果，宏观的全体构成封闭平面图案，沿着下侧芯片20a的缘部环绕。由于图13的(a)所示的密封用外壁33o及密封用内壁33i所构成的2条平行半圆弧状曲流线与图13的(b)所示的密封用外壁34o及密封用内壁34i所构成的2条平行半圆弧状曲流线的相位不同，因此如图13的(c)所示，密封用外壁33o及密封用内壁33i所构成的2条平行半圆弧状曲流线与密封用外壁34o及密封用内壁34i所构成的2条平行半圆弧状曲流线在多处周期性地交叉。其结果，通过固相扩散接合来金属学地接合之处会周期性地连续，气密密封的可靠度会提升。
84.如图13的(a)及图13的(b)所示，若使上下的密封壁延伸成周期性的半圆弧，则如图13的(c)所示，在使下侧芯片20a与上侧芯片20b接合时，即便在交叉处发生对齐偏移，还是可将交叉处设为点的暂时接合，因此具有可均一地设定热压接时施加的压力的优点。进一步，由于可将交叉处设为点接触，所以可减弱热压接时施加的压力，因此亦具有容易修复的优点。另外，就图13的(a)及图13的(b)而言，以使上下的密封壁延伸的情况为例表示，但即便只使下侧芯片20a及上侧芯片20b中的任一方延伸，也是即使发生对齐偏移，还是可通过点接合的优点，使热压接时施加的压力均一，取得容易修复(repair)的有利的效果。
85.(第3实施方式)
86.就本发明的第3实施方式的层叠型半导体装置而言，举例说明形成作为中介层(interposer)的下侧芯片21a及被搭载于下侧芯片21a的上侧芯片的层叠构造的情况。如图14及图15所示，下侧芯片21a具备：高比电阻或半绝缘性的硅基板、以及沿着硅基板的主面的缘部而环绕的带状的下侧密封图案部14a。与第1及第2实施方式的层叠型半导体装置不同，下侧芯片21a是中介层，因此半导体集成电路不被集成化于下侧芯片21a。亦即，图14及图15所示的下侧芯片21a预定半导体集成电路被集成化的其他的芯片存在于下侧芯片21a的更下层侧。
87.如图15所示，第3实施方式的层叠型半导体装置的下侧芯片21a具备贯通硅基板的多个硅贯通导通孔tsv
p5
，tsv
i3
，tsv
i8
，tsv
r3
。图15是从图14的xv-xv方向观察时的剖面图，因此显示被设在下侧芯片21a的硅贯通导通孔的其中的一部分。最右侧的硅贯通导通孔tsv
p5
被连接至下侧芯片21a的表面所设的外周表面凸台l
p5
。自右起第2个的硅贯通导通孔tsv
i3
被连接至下侧芯片21a的表面所设的内周表面凸台l
i3
，自右起第3个的硅贯通导通孔tsv
i8
被连接至下侧芯片21a的表面所设的内周表面凸台l
i8
，内周表面凸台l
i8
经由下侧芯片21a的表面所设的表面布线来连接至下侧凸块b
r3
。左端的硅贯通导通孔tsv
r3
被连接至下侧芯片21a的表面所设的外周表面凸台l
r3
。
88.另外，在第3实施方式的层叠型半导体装置的下侧芯片21a的构造中，亦可在硅基板的主面上设有中介层绝缘层(下侧绝缘层)，在此中介层绝缘层上具备沿着硅基板的主面的缘部而环绕的带状的下侧密封图案部14a。下侧芯片21a作为中介层，被电连接至被配置于下侧芯片21a的下层的集成电路的输入输出电极，构成立体构造的层叠型半导体装置。被配置于下侧芯片21a的下层的集成电路即使是与第1～第4实施方式同样以3nm～7nm的设计规则来设计的细微图案集成电路也无妨。但，如由图14可知，由于中介层具有输入输出电极的间距变更组件的功能，因此被配置于下侧芯片21a的下层的集成电路即使是以10nm以上的设计规则来设计的比较粗的平面图案的拓扑也可对应。另外，在图14中以下侧芯片21a为矩形的情况为例表示，带状的下侧密封图案部14a也以沿着下侧芯片21a的周边的矩形的画框状图案(中空矩形图案)来构成封闭图案。但，下侧芯片21a不是矩形时，当然下侧密封图案部14a也成为适合于下侧芯片21a的形状的平面图案。
89.如图14所示，在第3实施方式的层叠型半导体装置的下侧芯片21a的下侧密封图案部14a的环绕图案的内侧，下侧凸块b
ij
以10μm以下的间距来排列。沿着下侧芯片21a的右侧的边来排列圆形的外周表面凸台l
p1
，l
p2
，l
p3
，
……
，l
pm
。在外周表面凸台l
p1
，l
p2
，l
p3
，
……
，l
pm
的正下面含有在图15中被省略图示的其他的硅贯通导通孔，配置硅贯通导通孔，分别连接至正下面的硅贯通导通孔所对应的外周表面凸台。亦即，外周表面凸台l
pj
通过独立连接至对应的硅贯通导通孔tsv
pj
，与下侧芯片21a的更下层侧的半导体集成电路的输入输出电极的任一个电连接，形成立体构造的一部分。外周表面凸台l
p1
，l
p2
，l
p3
分别通过表面布线来依序连接至下侧凸块b
p1
，b
p2
，b
p3
，外周表面凸台l
pm
被连接至下侧凸块b
pm
，但如图14所示未被连接至下侧凸块b
pj
的外周表面凸台l
pj
也存在。
90.在第3实施方式的层叠型半导体装置的下侧芯片21a中，若将外周表面凸台l
p1
，l
p2
，l
p3
，
……
，l
pm
的排列的方向的边定义为“第1边”，则沿着连续于第1边且与第1边正交的第2边，而在下侧芯片21a的中央部周边排列圆形的外周表面凸台l
q1
，l
q2
，l
q3
，
……
，l
qn
。在外周表面凸台l
p1
，l
p2
，l
p3
，
……
，l
pm
的正下面含有在图15中被省略图示的其他的硅贯通导通孔，配置硅贯通导通孔，分别连接至正下面的硅贯通导通孔所对应的外周表面凸台。亦即，外周表面凸台l
qj
独立地连接至对应的硅贯通导通孔tsv
qj
，与下侧芯片21a的更下层侧的半导体集成电路的输入输出电极的任一个电连接，形成立体构造的一部分。存在被连接至下侧凸块b
qj
的外周表面凸台l
qj
及未被连接至下侧凸块b
qj
的外周表面凸台l
qj
。沿着连续于第2边且与第2边正交的矩形图案的第3边，而在下侧芯片21a的中央部周边排列圆形的外周表面凸台l
r1
，l
r2
，l
r3
，
……
，l
rm
。
91.在外周表面凸台l
r1
，l
r2
，l
r3
，
……
，l
rm
的正下面含有在图15中被省略图示的其他的硅贯通导通孔，配置硅贯通导通孔，正下面的硅贯通导通孔分别连接至对应的外周表面凸台。亦即，外周表面凸台l
rj
通过被连接至对应的硅贯通导通孔tsv
rj
，与下侧芯片21a的更下层侧的半导体集成电路的输入输出电极的任一个电连接，形成立体构造的一部分。存在被连接至下侧凸块b
rj
的外周表面凸台l
rj
及未被连接至下侧凸块b
rj
的外周表面凸台l
rj
。
92.沿着连续于第3边且与第3边正交的矩形图案的第4边，而在下侧芯片21a的中央部周边排列圆形的外周表面凸台l
s1
，l
s2
，l
s3
，
……
，l
sn
。在外周表面凸台l
s1
，l
s2
，l
s3
，
……
，l
sn
的正下面含有在图15中被省略图示的其他的硅贯通导通孔，配置硅贯通导通孔，正下面的硅贯通导通孔分别连接至对应的外周表面凸台。亦即，外周表面凸台l
sj
通过被连接至对应
的硅贯通导通孔tsv
sj
，与更下层侧的半导体集成电路的输入输出电极的任一个电连接，形成立体构造的一部分。存在被连接至下侧凸块b
sj
的外周表面凸台l
sj
及未被连接至下侧凸块b
sj
的外周表面凸台l
sj
。如图14所示，在下侧凸块b
ij
的矩形的排列的内侧排列有圆形的内周表面凸台l
i1
，l
i2
，l
i3
，
……
。在内周表面凸台l
i1
，l
i2
，l
i3
，
……
的正下面含有在图15中被省略图示的其他的硅贯通导通孔，配置硅贯通导通孔，正下面的硅贯通导通孔分别连接至对应的内周表面凸台。亦即，内周表面凸台l
ik
通过被连接至对应的硅贯通导通孔tsv
ik
，与更下层侧的半导体集成电路的输入输出电极的任一个电连接，形成立体构造的一部分。存在被连接至下侧凸块b
ij
的内周表面凸台l
ik
及未被连接至下侧凸块b
ij
的内周表面凸台l
ik
。
93.与在第1实施方式的层叠型半导体装置中说明的同样，在第3实施方式的层叠型半导体装置中，也对应于作为中介层的下侧芯片21a的下侧密封图案部14a，构成上侧密封图案部(14b，15o，15i)，作为沿着省略了图标的上侧芯片的缘部而环绕的密闭的图案。如在第1及第2实施方式的层叠型半导体装置所说明的，省略了图标的上侧密封图案部(14b，15o，15i)能以和上侧凸块b
uij
的形成相同的制程来形成，因此在形成上侧密封图案部(14b，15o，15i)时是不会有导致制程工序数的增大的情形。所以，在第3实施方式的层叠型半导体装置中，即使在搭载具有被集成于上侧芯片的集成电路的输入输出电极的间距间隔为10μm以下的被细微化的平面图案的半导体集成电路的情况下，亦压接下侧密封图案部14a及上侧密封图案部(14b，15o，15i)而金属学地接合，由此构成与图6所示的例子同样的金属学连接体(14a，15o，15i)。因此，即使下侧芯片21a为中介层，也可不导致制程工序数的增大，廉价且简单地进行下侧芯片21a与上侧芯片之间的气密密封而构成立体构造的层叠型半导体装置。
94.(第4实施方式)
95.在本发明的第1～第3实施方式的层叠型半导体装置中，显示了被排列于上侧芯片的由au或au合金所组成的上侧凸块b
uij
与配合上侧凸块b
uij
的排列而被排列于下侧芯片的由au或au合金所组成的下侧凸块b
ij
在通过被设于周边部的金属学连接体而构成的气密空间的内部固相扩散接合的例子，但只不过是举例说明。即使上侧凸块b
uij
及下侧凸块b
ij
的任一方构成平坦的表面作为平行平板状的接合垫也无妨。如图16所示，本发明的第4实施方式的层叠型半导体装置的气密密封前的阶段的构造呈下侧芯片40a与被搭载于下侧芯片40a的上侧芯片10b的层叠构造的点与第1实施方式的层叠型半导体装置同样。进一步，如图16所示，下侧芯片40a具备：下侧半导体基板11a、被配置于下侧半导体基板11a的主面的表面区域的下侧集成电路、在下侧半导体基板11a的主面上以覆盖下侧集成电路的方式设置的下侧绝缘层13a、以及在下侧绝缘层13a上沿着下侧半导体基板11a的主面的缘部而环绕的带状的下侧密封图案部14a的点也与第1实施方式的层叠型半导体装置同样。
96.但，在图16的剖面图上，在被配置于两侧的下侧密封图案部14a的图案的内侧，位于剖面图上的接合垫p
pi
及接合垫p
ri
分别作为平行平板状的图案表示的点，与第1实施方式的层叠型半导体装置的构成不同。
97.另一方面，如图16所示，第4实施方式的层叠型半导体装置的上侧芯片10b具备：上侧半导体基板11b；被配置于上侧半导体基板11b的主面的表面区域的上侧集成电路；以覆盖上侧集成电路的方式，被设在上侧半导体基板11b的主面上的上侧绝缘层13b；在上侧绝缘层13b上，沿着上侧半导体基板11b的主面的缘部而环绕的带状的第2密封部凸台14b；以及在第2密封部凸台14b上，沿着上侧半导体基板11b的缘部，彼此空出间隔，且边相邻边平
行地延伸的密封用外壁15o及密封用内壁15i。
98.关于上侧芯片10b，具备上述这些点与第1实施方式的层叠型半导体装置同样。在图16的剖面图上，在被配置于两侧的上侧芯片10b的第2密封部凸台14b的图案的内侧，上侧凸块b
upi
及上侧凸块b
uri
会配合下侧芯片40a的接合垫p
pi
及接合垫p
ri
的排列位置而排列的构造会被图示。
99.以第2密封部凸台14b、密封用外壁15o以及密封用内壁15i来构成第4实施方式的层叠型半导体装置的上侧芯片10b的“上侧密封图案部(14b，15o，15i)”。虽省略接合后的状态的图示，但实际与图6所示的构成同样，通过下侧密封图案部14a的表面与上侧密封图案部(14b，15o，15i)固相扩散接合来构成金属学连接体，在下侧绝缘层13a、上侧绝缘层13b以及金属学连接体的内部形成气密空间。虽省略平面图案的图标，但与图4所示的平面布局同样，以多个接合垫p
ij
会作为沿着矩形的图案来排列于下侧密封图案部14a所构成的矩形画框状图案的内侧的情况(i＝p，q，r，s：j＝1～n、或1～m的正的整数)为前提，图示图16的剖面图。同样，与图3所示的平面布局同样，以在上侧芯片10b的第2密封部凸台14b的环绕图案的内侧，多个中空四角筒状的上侧凸块b
uij
会作为矩形画框状图案排列的情况为前提，图示图16的剖面图。
100.中空四角筒状的上侧凸块b
uij
的材料优选为容易通过常压乃至减压下的加热压接或超音波加热压接等的压力来与中空圆筒状的接合垫p
ij
固相扩散接合的金属。同样，上侧芯片10b的密封用外壁15o及密封用内壁15i优选为容易通过加热压接或超音波加热压接等来分别与下侧芯片40a的下侧密封图案部14a的表面固相扩散接合的金属。密封用外壁15o及密封用内壁15i亦可与上侧凸块b
uij
同一材料，且以同一制程构成。下侧密封图案部14a亦可与接合垫p
ij
同一材料，且以同一制程构成。例如，只要以铝(al)或al-si等的al合金来形成接合垫p
ij
与下侧密封图案部14a，便可用同一制程形成接合垫p
ij
与下侧密封图案部14a。若以同一au或au-si，au-ge，au-sb等的au合金来形成接合垫p
ij
与下侧密封图案部14a，则接合垫p
ij
与下侧密封图案部14a也可用同一制程形成。同样，上侧凸块b
uij
、密封用外壁15o、密封用内壁15i也通过采用同一au或au合金，上侧凸块b
uij
、密封用外壁15o、密封用内壁15i也可用同一制程形成，不会有导致工序数增大的情形。
101.如以上说明，若根据第4实施方式的层叠型半导体装置，则即使在第1实施方式的层叠型半导体装置的下侧凸块b
ij
作为平行平板状的接合垫p
ij
构成平坦的表面的情况下，也可通过压接下侧密封图案部14a及上侧密封图案部(14b，15o，15i)来金属学地接合而构成图16所示的金属学连接体，不导致工序数的增大，廉价且简单地进行下侧芯片40a与上侧芯片10b之间的气密密封。
102.(第4实施方式的第1变形例)
103.图17表示本发明的第4实施方式的第1变形例的层叠型半导体装置的气密密封前的阶段的构造，下侧芯片41a及被搭载于下侧芯片41a的上侧芯片10b的层叠构造的点与图16所示的第4实施方式的层叠型半导体装置的构成同样。但，平行平板状的接合垫g
pi
及接合垫g
ri
分别被设成下侧半导体基板11a的表面(上表面)的位准(level)，比被设于下侧半导体基板11a的主面上的下侧绝缘层13a的表面(上表面)的位准更低的点，与图16所示的构造不同。图17所示的下侧芯片41a具备：下侧半导体基板11a、被配置于下侧半导体基板11a的主面的表面区域的下侧集成电路、被设为在下侧半导体基板11a的主面上覆盖下侧集成电路
的下侧绝缘层13a、以及在下侧绝缘层13a上沿着下侧半导体基板11a的主面的缘部而环绕的带状的下侧密封图案部14a的构成与图16所示的构造同样。
104.在图16所示的第4实施方式的层叠型半导体装置中，接合垫p
pi
及接合垫p
ri
会被设在下侧绝缘层13a的上表面的位准，因此在下侧半导体基板11a的表面的中间电极(表面电极)与接合垫p
pi
及接合垫p
ri
之间分别存在有接触导通孔。相对于此，图17所示的第4实施方式的第1变形例的层叠型半导体装置不需要接触导通孔，因此形成比图16所示的构造更简洁的构造。在图17的剖面图中，在被配置于两侧的下侧密封图案部14a的图案的内侧，接合垫g
pi
及接合垫g
ri
会作为接触于下侧半导体基板11a的表面的平行平板状的图案配置。
105.如图17所示，第4实施方式的第1变形例的层叠型半导体装置的上侧芯片10b具备：上侧半导体基板11b、被配置于上侧半导体基板11b的主面的表面区域的上侧集成电路、以及以覆盖上侧集成电路的方式被设在上侧半导体基板11b的主面上的上侧绝缘层13b。进一步与图16所示的构造同样，上侧芯片10b具备：在上侧绝缘层13b上沿着上侧半导体基板11b的主面的缘部而环绕的带状的第2密封部凸台14b、以及在第2密封部凸台14b上沿着上侧半导体基板11b的缘部而平行延伸的密封用外壁15o及密封用内壁15i。由于上侧凸块b
upi
会配合下侧芯片41a的接合垫g
pi
的排列位置而配置，因此上侧凸块b
upi
的前端部会经由被设在下侧绝缘层13a的开口部(接触孔)来与接合垫g
pi
的表面固相扩散接合。同样，上侧凸块b
uri
会配合下侧芯片41a的接合垫g
ri
的排列位置而配置，因此上侧凸块b
uri
的前端部会经由被设在下侧绝缘层13a的开口部来与接合垫g
ri
的表面固相扩散接合。
106.沿着下侧芯片41a的缘部，以下侧密封图案部14a来构成封闭图案，上侧密封图案部(14b，15o，15i)作为沿着上侧芯片10b的缘部而环绕的封闭图案来对应于下侧密封图案部14a而构成的点与图16同样。但，如图17所示的第4实施方式的第1变形例的层叠型半导体装置，即使是接合垫g
pi
及接合垫g
ri
被设于下侧半导体基板11a的表面位准的情况，在进行基于下侧密封图案部14a与上侧密封图案部(14b，15o，15i)的金属学连接体的气密密封时，还是可达成被设在下侧芯片41a的下侧集成电路与被设在上侧芯片10b的上侧集成电路的电连接。
107.(第4实施方式的第2变形例)
108.图18表示本发明的第4实施方式的第2变形例的层叠型半导体装置的气密密封前的阶段的构造，但平行平板状的接合垫g
pi
及接合垫g
ri
分别比被设在下侧半导体基板11a的主面上的下侧绝缘层13a的表面(上表面)的位准更低的点，与图17所示的第4实施方式的第1变形例的层叠型半导体装置的构造同样。就图18而言，显示在构成下侧芯片41a的p-型的下侧半导体基板11a含有被模式性地配置于下侧半导体基板11a的主面的表面区域的n

区域的下侧集成电路，但只不过是举例说明，有关下侧集成电路的构成等有各种的形态。在下侧半导体基板11a的主面上设有以包围举例说明的n

区域的方式形成浅槽隔离(shallow trench ioslation；sti)构造的组件分离绝缘膜19a，且在此组件分离绝缘膜19a上堆积下侧绝缘层13a的点，与图17所示的第4实施方式的第1变形例的层叠型半导体装置的构造不同。若n

区域为选择性地被设定成p阱的多个局部的半导体区域等，则亦可设有以包围p阱的方式形成sti构造的组件分离绝缘膜19a。而且，在下侧绝缘层13a上具备沿着下侧半导体基板11a的主面的缘部而环绕的带状的下侧密封图案部14a的构成与图17所示的构造同样。
109.图18所示的第4实施方式的第2变形例的层叠型半导体装置也与图17所示的构造
同样，不需要图16的接触导通孔，形成比图16所示的构造更简洁的构造。就图18的剖面图而言，在被配置于两侧的下侧密封图案部14a的图案的内侧，接合垫g
pi
及接合垫g
ri
会作为选择性地接触于n

区域的平行平板状的图案来配置于下侧半导体基板11a的表面，组件分离绝缘膜19a会连下侧半导体基板11a也埋入表面的点与图17所示的构造不同。n

区域为被选择性地设定成p阱的多个局部的半导体区域，则接合垫g
pi
及接合垫g
ri
会被配置为分别个别地接触于多个局部的半导体区域。因此，在具体的集成电路的布局构成中，场绝缘膜等的其他的绝缘膜会被形成于p阱等上，接合垫g
pi
及接合垫g
ri
会经由被设在场绝缘膜等的接触孔来与n

区域等选择性地连接，但无论如何，图16所示的接触导通孔是不需要的。
110.与图17所示的构造同样，上侧芯片10b具备：在上侧绝缘层13b上，沿着上侧半导体基板11b的主面的缘部而环绕的带状的第2密封部凸台14b；以及在第2密封部凸台14b上，沿着上侧半导体基板11b的缘部，彼此空出间隔，且边相邻边平行地延伸的密封用外壁15o及密封用内壁15i。
111.由于上侧凸块b
upi
会配合下侧芯片41a的接合垫g
pi
的排列位置而配置，因此上侧凸块b
upi
的前端部会经由被设在下侧绝缘层13a的开口部(接触孔)来与接合垫g
pi
的表面固相扩散接合。同样，由于上侧凸块b
uri
会配合下侧芯片41a的接合垫g
ri
的排列位置而配置，因此上侧凸块b
uri
的前端部会经由被设在下侧绝缘层13a的开口部来与接合垫g
ri
的表面固相扩散接合。
112.如图18所示的第4实施方式的第2变形例的层叠型半导体装置，即使接合垫g
pi
及接合垫g
ri
选择性地接触于被埋入至下侧半导体基板11a的表面的n

区域的半导体区域而设，组件分离绝缘膜19a连下侧半导体基板11a也埋入表面，而在下侧半导体基板11a的表面形成有凹凸形状的情况，在进行基于下侧密封图案部14a与上侧密封图案部(14b，15o，15i)的金属学连接体的气密密封时，也可达成被设在下侧芯片41a的下侧集成电路与被设在上侧芯片10b的上侧集成电路的电连接。
113.(其他的实施方式)
114.如上述，利用第1～第4实施方式来举例说明本发明的技术思想，但不应将此揭示的部分的论述及附图理解成限定本发明的技术的范围。该本领域技术人员可由第1～第4实施方式所揭示的技术思想的内容取得各种的代替性的实施方式、实施例及运用技术。尤其就第1及第2实施方式而言，有鉴于5g以后的世代，举在下侧芯片与上侧芯片的双方集成设计规则被细微化的半导体集成电路，考虑被要求将输入输出电极的间距间隔设为10μm以下的情况为例，但本发明是不限定于第1及第2实施方式所举例说明的状况。在第3实施方式也是举在上侧芯片集成被细微化的半导体集成电路的情况，但同样本发明不被限定于第3实施方式的举例说明中。通过固相扩散接合来构成金属学连接体而气密密封的本发明的技术思想的特征是即使为输入输出电极的间距间隔超过10μm的放宽设计规则的旧世代的层叠型半导体装置，当然也可适用。
115.进一步，就第1～第4实施方式而言，在1片的下侧芯片上搭载1片的上侧芯片为1：1的例子，但只不过是举例说明。亦可将下侧芯片的大小设为比上侧芯片更大，在1片的下侧芯片上搭载多片的上侧芯片的构造。例如，亦可将下侧芯片设为口径大的母基板，在沿着被定义于此母基板的主面的格子而分割的单位组件区域的每个区域排列多个上侧芯片，以单位组件区域的每个区域作为芯片搭载区域，在各个的芯片搭载区域配置下侧密封图案部。
此情况，各个的下侧密封图案部是分别被配置在对应于多个上侧芯片的配置的下侧芯片的“至少一部分的区域”。因此，被配置在下侧芯片的主面上的多个下侧密封图案部形成对应于多个上侧密封图案部的配置的配置成矩阵状的多个图案。亦即，下侧密封图案部不沿着下侧芯片的周边而环绕，对应的下侧密封图案部会分别个别地环绕在至少一部分的区域分别构成的多个芯片搭载区域的周边。如此一来，对于被矩阵状地配置于多个芯片搭载区域的下侧密封图案部，亦可使多个上侧芯片的上侧密封图案部分别固相扩散接合，而构成多个芯片搭载区域的各个独立的金属学连接体，在多个芯片搭载区域的每个区域个别地形成气密空间而气密密封。
116.此外，就第1及第2实施方式而言，说明了在上侧芯片包含彼此平行地延伸的2片的壁状的图案作为上侧密封图案部的2片的壁状的图案的构成，但只不过是举例说明。进一步就第2实施方式而言是说明了在下侧芯片包含彼此平行地延伸的2片的壁状的图案作为下侧密封图案部的构成，但只不过是举例说明。壁状的图案亦可为1片，或为了提高可靠度，亦可设为包含3片以上的彼此平行地延伸的壁状的图案的构成。为了将壁状的图案设为1片，只要以光阻剂膜的图案来形成具有垂直侧壁的u沟，以只在u沟的一方的垂直侧壁堆积金属膜的方式进行倾斜蒸镀或倾斜溅射，然后除去光阻剂膜的图案即可。若举图3等所示的密封用外壁15o及密封用内壁15i的平面图案为例说明，则密封用外壁15o及密封用内壁15i以包围周边的方式分别延伸于x-方向及y-方向而形成矩形，因此具体而言是在与x-方向正交方向及与y-方向正交的方向的各方向进行倾斜蒸镀等。
117.为了将壁状的图案设为3片，只要在光阻剂膜形成具有垂直侧壁的u沟及沿着u沟的一方的壁而具有与u沟同宽的突部的台座图案来准备3个的垂直侧壁，以金属膜会堆积于3个垂直侧壁的各个的方式，从两方向进行倾斜蒸镀或倾斜溅射，然后除去光阻剂膜的图案即可。由于密封用外壁及密封用内壁以包围周边的方式延伸于x-方向及y-方向，因此实际是沿着2方向来分别进行倾斜蒸镀等，所以合计进行4次的倾斜蒸镀等。为了将壁状的图案设为4片，只要在光阻剂膜平行地图案化2条具有垂直侧壁的u沟，以金属膜会堆积于各个的u沟的垂直侧壁的方式，从两方向进行倾斜蒸镀或倾斜溅射，然后除去光阻剂膜的图案即可。
118.进一步，就第1及第4实施方式而言，说明了在下侧芯片的下侧绝缘层上，在下侧绝缘层的表面位准沿着下侧绝缘层的周边而环绕的平坦的带状的下侧密封图案部，但只不过是举例说明。进一步就第3实施方式而言，说明了在下侧芯片上，在下侧芯片的表面位准沿着下侧芯片的周边而环绕的平坦的带状的下侧密封图案部，但只不过是举例说明。下侧密封图案部的水平位准即使被设于成为比下侧绝缘层的表面位准或下侧芯片的表面位准更低的位准的凹部也无妨。在比下侧绝缘层的表面位准更低的位准设置下侧密封图案部时是在下侧绝缘层的表面挖掘u沟或v沟，在此u沟的底部或v沟的倾斜的侧壁设置下侧密封图案部。不只在u沟的底部带状的设置，亦可在u沟的垂直侧壁也设置下侧密封图案部，若设为在u沟或v沟的侧壁设置下侧密封图案部而环绕的构成，则下侧密封图案部不平坦，由2个以上的面所构成。在第1及第4实施方式的构成中在下侧绝缘层的表面挖掘u沟或v沟时，亦可加深u沟或v沟而挖进至下侧半导体基板。
119.进一步，亦有在第1及第4实施方式的构成中，以在比下侧绝缘层的表面位准更低的位准设置第1密封部凸台的方式，在下侧绝缘层的表面挖掘u沟或v沟的变形例(其他的实
施方式)。就此其他的实施方式而言，是在u沟的底部或v沟的倾斜的侧壁设置第1密封部凸台，以此第1密封部凸台作为基础，在第1密封部凸台上配置平行地延伸的2片的壁状的图案，而设置下侧密封图案部。同样，在第3实施方式的构成中在比下侧芯片的表面位准更低的凹部设置下侧密封图案部时亦可在下侧芯片的表面挖掘u沟或v沟，在此u沟的底部或v沟的侧壁设置下侧密封图案部。在成为第3实施方式的变形例的构成中，在u沟或v沟的侧壁设置下侧密封图案部时，下侧密封图案部不平坦。
120.其他，当然包括将在上述的第1～第4实施方式中说明的各构成任意地应用的构成等本发明在此未记载的各种的实施方式等。因此，本发明的技术范围从上述的说明依据妥当的权利要求范围的发明特定事项而定。
121.符号说明
122.10a，20a，21a，40a，41a，42a：下侧芯片；10b，20b：上侧芯片；11a：下侧半导体基板；11b：上侧半导体基板；13a，23a：下侧绝缘层；13b，23b：上侧绝缘层；14a：下侧密封图案部(第1密封部凸台)；14b：第2密封部凸台；15i，16i，17i，32i，33i，34i：密封用内壁；15o，16o，17o，32o，33o，34o：密封用外壁；19a：组件分离绝缘膜。