半导体存储器装置和制造该半导体存储器装置的方法与流程

1.各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体存储器装置和制造该半导体存储器装置的方法。


背景技术：

2.为了满足消费者所需求的优异性能和低价格，需要改进半导体装置的集成度。具体地，由于半导体存储器装置的集成度是决定产品的性能和价格的重要因素，所以正在进行各种尝试以改进集成度。例如，正在对包括以3d方式布置的多个存储器单元的3d半导体存储器装置积极地进行研究，因此可减小基板的每单位面积存储器单元所占据的面积。


技术实现要素：

3.在实施方式中，一种半导体存储器装置可包括：芯柱，其在垂直方向上延伸；沟道层，其具有覆盖芯柱的侧表面的一部分的第一区域以及覆盖芯柱的侧表面的另一部分和芯柱的底表面的第二区域，该第二区域抵接第一区域；以及沟道钝化层，其形成在沟道层的第一区域中并且抵接芯柱。
4.在实施方式中，一种半导体存储器装置可包括：栅极层叠物，其形成在源极层上，并且具有交替地层叠在其中的多个层间介电层和多个栅极导电层；以及多个沟道结构，其穿过栅极层叠物形成，并且各自具有延伸到源极层中的下端。各个沟道结构可包括：沟道层，其具有形成在栅极层叠物中的第一区域以及形成在源极层中以抵接第一区域的第二区域；以及沟道钝化层，其形成在沟道层的第一区域中。
5.在实施方式中，一种制造半导体存储器装置的方法可包括以下步骤：通过交替地层叠多个层间介电层和多个栅极牺牲层在源极层上形成层叠体；穿过层叠体形成多个沟道孔，所述多个沟道孔各自具有延伸到源极层中的下端；沿着沟道孔的表面形成沟道层，该沟道层包括形成在层叠体中的第一区域和形成在源极层中的第二区域；以及在第一区域中形成沟道钝化层以缩小第一区域的沟道层的厚度。
6.在实施方式中，一种存储器系统可包括：存储器装置，其中，该存储器装置包括：芯柱，其在垂直方向上延伸，沟道层，其具有被配置为覆盖芯柱的侧表面的一部分的第一区域以及覆盖芯柱的侧表面的另一部分和芯柱的底表面并且抵接第一区域的第二区域，以及沟道钝化层，其形成在沟道层的第一区域中并且抵接芯柱；以及存储控制器，其联接至存储器装置并且被配置为控制存储器装置。
7.在实施方式中，一种计算系统可包括：存储器系统，其包括：存储器装置，其中，该存储器装置包括：芯柱，其在垂直方向上延伸，沟道层，其具有覆盖芯柱的侧表面的一部分的第一区域以及覆盖芯柱的侧表面的另一部分和芯柱的底表面并且抵接第一区域的第二区域，以及沟道钝化层，其形成在沟道层的第一区域中并且抵接芯柱；以及存储控制器，其联接至存储器装置并且被配置为控制存储器装置；中央处理单元，其联接至存储器系统、随机存取存储器、用户接口和调制解调器，并且被配置为执行指令以操作该计算系统：随机存
取存储器，其联接至中央处理单元、存储器系统、用户接口和调制解调器，并且被配置为按任何顺序读取和改变；用户接口，其联接至中央处理单元、随机存取存储器、调制解调器和存储器系统，并且被配置为允许访问计算机系统；以及调制解调器，其联接至中央处理单元、存储器系统、随机存取存储器和用户接口，被配置为对计算系统与模拟系统之间的数据进行调制和解调。
附图说明
8.图1是示意性地示出根据实施方式的半导体存储器装置的配置的框图。
9.图2是示出根据实施方式的半导体存储器装置的存储块的一部分的电路图。
10.图3是示意性地示出根据实施方式的半导体存储器装置的立体图。
11.图4是示出根据实施方式的半导体存储器装置的立体图。
12.图5是图4所示的区域“a”的放大横截面图。
13.图6a、图6b和图6c分别是沿着图4的线i-i’、ii-ii’和iii-iii’截取的沟道结构的平面图。
14.图7是示意性地示出根据实施方式的半导体存储器装置的制造方法的流程图。
15.图8是示意性地示出根据实施方式的半导体存储器装置的制造方法的流程图。
16.图9a、图9b、图9c、图9d、图9e、图9f、图9g和图9h是示出根据实施方式的半导体存储器装置的制造方法的横截面图。
17.图10a、图10b、图10c和图10d是示出根据实施方式的半导体存储器装置的制造方法的横截面图。
18.图11a、图11b、图11c、图11d、图11e、图11f和图11g是示出根据实施方式的半导体存储器装置的制造方法的横截面图。
19.图12是示出根据实施方式的存储器系统的配置的框图。
20.图13是示出根据实施方式的计算系统的配置的框图。
具体实施方式
21.各种实施方式涉及一种能够改进操作可靠性的半导体存储器装置和制造该半导体存储器装置的方法。
22.本公开的优点和特性以及实现这些优点和特性的方法将通过参照附图详细描述的实施方式而变得清楚。然而，本公开不限于下面所公开的实施方式，可按不同的形式具体实现。提供这些实施方式以使得本公开将彻底和完整，并且本公开的范围将被充分传达给本领域技术人员。本公开仅由权利要求的范围限定。在附图中，层和区域的尺寸和相对尺寸可能被夸大以使描述清晰。贯穿本说明书，相似的标号表示相同的组件。
23.下面将描述的实施方式提供了一种能够改进操作可靠性的半导体存储器装置及其制造方法。该半导体存储器装置可包括具有3d结构的非易失性半导体存储器装置，例如3d nand存储器装置。
24.根据实施方式的半导体存储器装置可通过沟道结晶来改进操作可靠性。更具体地，随着半导体存储器装置的技术已演进到层叠存储器单元的方法，沟道也具有在垂直方向上延伸的3d结构。作为通常使用的沟道材料，单晶硅在形成在垂直方向上延伸的3d沟道
方面有限制。因此，可改进工艺速度的多晶硅正备受关注。由于单晶硅包括规则排列的硅原子，因此其中没有缺陷，所以单晶硅表现出优异的电特性。另一方面，多晶硅具有这样的结构：具有不同晶格方向(即，多个晶粒和晶界)的硅块被连接。在多晶硅中，晶界不仅充当干扰电荷转移的障碍和捕获电荷的缺陷，而且充当导致诸如针孔的表面缺陷的源。因此，晶界可能使存储器单元的特性劣化。
25.因此，下面将描述的实施方式提供了一种半导体存储器装置及其制造方法，其可改进操作可靠性，因为增大了用作沟道的多晶硅的晶粒尺寸以减小每单位体积晶界所占据的面积或者每单位面积晶界的数量。
26.以下，将参照附图详细描述根据实施方式的半导体存储器装置。在以下描述中，第一方向d1、第二方向d2和第三方向d3可指示彼此交叉的方向。例如，xyz坐标系中的第一方向d1、第二方向d2和第三方向d3可分别指示x轴方向、y轴方向和z轴方向。
27.图1是示意性地示出根据实施方式的半导体存储器装置的配置的框图。
28.如图1所示，半导体存储器装置10可包括外围电路pc和存储器单元阵列20。
29.外围电路pc可被配置为控制将数据存储在存储器单元阵列20中的编程操作、输出存储在存储器单元阵列20中的数据的读操作以及擦除存储在存储器单元阵列20中的数据的擦除操作。例如，外围电路pc可包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。
30.存储器单元阵列20可包括多个存储块。存储器单元阵列20可通过字线wl联接至行解码器33并且通过位线bl联接至页缓冲器组37。
31.控制电路35可响应于命令cmd和地址add而控制外围电路pc。
32.电压发生器31可响应于控制电路35的控制而生成用于编程操作、读操作和擦除操作的各种操作电压，例如预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压和读电压。
33.行解码器33可响应于控制电路35的控制而选择存储块。行解码器33可被配置为将操作电压施加到与所选存储块联接的字线wl。
34.页缓冲器组37可通过位线bl联接至存储器单元阵列20。响应于控制电路35的控制，页缓冲器组37可在编程操作期间暂时存储从输入/输出电路(未示出)接收的数据。响应于控制电路35的控制，页缓冲器组37可在读操作或验证操作期间感测位线bl的电压或电流。页缓冲器组37可响应于控制电路35的控制而选择位线bl。
35.具体地，存储器单元阵列20可平行于外围电路pc设置，或者与外围电路pc的一部分交叠。
36.图2是示出根据实施方式的半导体存储器装置的存储块的一部分的电路图。
37.如图2所示，存储块可包括源极层sl和共同联接至多条字线wl1至wln(其中n是正整数)的多个单元串cs1和cs2。多个单元串cs1和cs2可联接至多条位线bl。
38.单元串cs1和cs2中的每一个可包括联接至源极层sl的一个或更多个源极选择晶体管sst、联接至位线bl的一个或更多个漏极选择晶体管dst以及串联联接在源极选择晶体管sst和漏极选择晶体管dst之间的多个存储器单元mc1至mcn。
39.多个存储器单元mc1至mcn的栅极可联接至层叠以彼此间隔开的各条字线wl1至wln。多条字线wl1至wln可布置在源极选择线ssl与两条或更多条漏极选择线dsl1和dsl2之
间。两条或更多条漏极选择线dsl1和dsl2可在相同的高度处彼此间隔开。
40.源极选择晶体管sst可具有联接至源极选择线ssl的栅极。漏极选择晶体管dst可具有联接至与漏极选择晶体管dst的栅极对应的漏极选择线的栅极。
41.源极层sl可联接至源极选择晶体管sst的源极。漏极选择晶体管dst可具有联接至与漏极选择晶体管dst的漏极对应的位线bl的漏极。
42.多个单元串cs1和cs2可被分成分别联接至两条或更多条漏极选择线dsl1和dsl2的串组。联接至同一字线和同一位线的单元串可由不同的漏极选择线独立地控制。此外，联接至同一漏极选择线的单元串可由不同的位线独立地控制。例如，两条或更多条漏极选择线dsl1和dsl2可包括第一漏极选择线dsl1和第二漏极选择线dsl2。多个单元串cs1和cs2可包括联接至第一漏极选择线dsl1的第一串组的第一单元串cs1和联接至第二漏极选择线dsl2的第二串组的第二单元串cs2。
43.图3是示意性地示出根据实施方式的半导体存储器装置的立体图。
44.如图3所示，半导体存储器装置10可包括设置在基板sub上的外围电路pc以及与外围电路pc交叠的栅极层叠物gst。
45.各个栅极层叠物gst可包括源极选择线ssl、多条字线wl1至wln以及在相同的高度处通过第一狭缝s1彼此隔离的两条或更多条漏极选择线dsl1和dsl2。
46.源极选择线ssl和多条字线wl1至wln可在第一方向d1和第二方向d2上扩展，并且形成为与基板sub的顶表面平行的板形状。
47.多条字线wl1至wln可在第三方向d3上层叠以彼此间隔开，并且可设置在源极选择线ssl与两条或更多条漏极选择线dsl1和dsl2之间。
48.栅极层叠物gst可通过第二狭缝s2彼此隔离，其中，第一狭缝s1可在第三方向d3上形成为比第二狭缝s2短，并且与多条字线wl1至wln交叠。
49.第一狭缝s1和第二狭缝s2中的每一个可在第二方向上以直线形状、锯齿形状或波浪形状延伸。此外，第一狭缝s1和第二狭缝s2中的每一个可具有根据设计规则改变为各种值的宽度。
50.源极选择线ssl可比两条或更多条漏极选择线dsl1和dsl2更靠近外围电路pc设置。半导体存储器装置10可包括设置在栅极层叠物gst与外围电路pc之间的源极层sl以及比源极层sl与外围电路pc分离更远的多条位线bl。栅极层叠物gst可设置在多条位线bl与源极层sl之间。
51.多条位线bl可由各种导电材料(例如，掺杂半导体层、金属层和金属合金层)形成。源极层sl可包括掺杂半导体层。例如，源极层sl可包括n型掺杂硅层。
52.尽管未示出，外围电路pc可通过具有各种结构的互连件电联接至多条位线bl、源极层sl和多条字线wl1至wln。
53.如图4和图5所示，根据实施方式的半导体存储器装置可包括源极层sl、形成在源极层sl上的多个栅极层叠物gst、形成在各个栅极层叠物gst之间的狭缝结构110以及穿过栅极层叠物gst形成的多个沟道结构ch。
54.源极层sl可与栅极层叠物gst交叠，并且具有在第一方向d1和第二方向d2上延伸的板形状。源极层sl可具有第一源极层sl1、第三源极层sl3和第二源极层sl2依次层叠的结构。即，源极层sl可具有第三源极层sl3被插入在第一源极层sl1和第二源极层sl2之间的结
构。第三源极层sl3可电联接至各个沟道结构ch的沟道层122。
55.第一源极层sl1至第三源极层sl3中的每一个可包括掺杂半导体层。例如，第一源极层sl1至第三源极层sl3中的每一个可包括n型掺杂硅层。因此，第一源极层sl1和第二源极层sl2可各自具有比插入其间的第三源极层sl3更高的杂质浓度。
56.在实施方式中，以第一源极层sl1至第三源极层sl3由相同的导电材料形成的情况为例。然而，实施方式不限于此。在修改的示例中，第一源极层sl1和第二源极层sl2可由相同的导电材料形成，并且插入其间的第三源极层sl3可由与第一源极层sl1和第二源极层sl2不同的导电材料形成。在另一修改的示例中，第一源极层sl1至第三源极层sl3可由彼此不同的材料形成。
57.栅极层叠物gst可通过多个狭缝结构110隔离。具体地，狭缝结构110可在第一方向d1上分别位于各个栅极层叠物gst的两个侧壁上。通过狭缝结构110隔离的栅极层叠物gst可对应于一个存储块。源极层sl可位于栅极层叠物gst的底部，多条位线(未示出，参见图3)可位于栅极层叠物gst的顶部。因此，如图3所示，源极层sl、栅极层叠物gst和多条位线彼此交叠。
58.在实施方式中，如图3所示，以源极层sl位于栅极层叠物gst的底部并且位线位于栅极层叠物gst的顶部的情况为例。然而，实施方式不限于此。在修改的示例中，位线可位于栅极层叠物gst的底部，并且源极层sl可位于栅极层叠物gst的顶部。
59.各个狭缝结构110可对应于图3所示的第二狭缝s2。各个狭缝结构110可以是在第二方向d2上延伸的线型图案。此时，各个狭缝结构110可在第二方向d2上以直线形状、锯齿形状或波浪形状延伸。狭缝结构110在第三方向d3上的下端可扩展到源极层sl中。例如，如图4所示，狭缝结构110的底表面可抵接在插入在第一源极层sl1与第二源极层sl2之间的第三源极层sl3上。
60.如图4所示，各个狭缝结构110可包括在第二方向d2上延伸的线型狭缝沟槽112、形成在狭缝沟槽在第一方向d1上的任一侧壁上的狭缝间隔物114以及间隙填充狭缝沟槽112的狭缝层116。狭缝间隔物114可包括介电材料，狭缝层116可包括导电材料。
61.在本实施方式中，以狭缝层116包括导电材料的情况为例。然而，实施方式不限于此。在修改的示例中，狭缝层116可包括介电材料。
62.如图4所示，各个栅极层叠物gst可以是多个层间介电层102和多个栅极导电层104交替地层叠的层叠结构。层间介电层102可位于栅极层叠物gst的最下层和最上层中的每一个处。位于栅极层叠物gst的最上层的层间介电层102可具有比其它层间介电层102更大的厚度。层间介电层102和栅极导电层104中的每一个可具有在第一方向d1和第二方向d2上延伸的板形状。
63.层间介电层102可包括选自由氧化物层、氮化物层和氮氧化物层组成的组中的任一个介电层。例如，层间介电层102可包括氧化物层。栅极导电层104可包括含金属导电层。例如，栅极导电层104可包括钨层。又如，栅极导电层104可包括氮化钛层和钨层层叠的层叠层。氮化钛层可用作屏障层以防止钨的扩散。
64.位于各个栅极层叠物gst中的最下层的栅极导电层104可用作图3所示的源极选择晶体管的栅极和源极选择线ssl。
65.在实施方式中，以用作源极选择晶体管的栅极和源极选择线的栅极导电层104形
成为单层的情况为例。然而，实施方式不限于此。在修改的示例(未示出)中，位于栅极层叠物gst的底部的多个栅极导电层104(包括位于栅极层叠物gst的最下层的栅极导电层104)可用作源极选择晶体管的栅极和源极选择线。
66.在本实施方式中，如图4和图5所示，以各个栅极层叠物gst中用作源极选择线的最下栅极导电层104在相同的高度处形成为一个图案的情况为例。然而，实施方式不限于此。在修改的示例(未示出)中，各个栅极层叠物gst中用作源极选择线的最下栅极导电层104可被配置为在相同的高度处彼此隔离的两个或更多个图案。
67.各个栅极层叠物gst中至少位于最上层的栅极导电层104可用作图3所示的漏极选择晶体管的栅极和漏极选择线dsl1和dsl2。各个栅极层叠物gst中位于最上层的栅极导电层104可被一个或更多个隔离层106分离为在相同的高度处彼此间隔开的两个或更多个图案。隔离层106可对应于图3所示的第一狭缝s1。因此，如图4所示，在第一方向d1上位于隔离层106的一侧和另一侧的栅极导电层104可分别对应于图3所示的第一漏极选择线dsl1和第二漏极选择线dsl2。隔离层106可包括选自由氧化物层、氮化物层和氮氧化物层组成的组中的任一个介电层。例如，隔离层106可由氧化物层形成。
68.在实施方式中，以用作漏极选择晶体管的栅极和漏极选择线的栅极导电层104形成为单层的情况为例。然而，实施方式不限于此。在修改的示例(未示出)中，位于栅极层叠物gst的顶部的多个栅极导电层104(包括位于栅极层叠物gst的最上层的栅极导电层104)可用作漏极选择晶体管的栅极和漏极选择线。
69.各个栅极层叠物gst中位于用作源极选择线的栅极导电层104与用作漏极选择线的栅极导电层104之间的各个栅极导电层104可用作存储器单元晶体管的栅极和字线。因此，如图4所示，栅极层叠物gst中位于最上栅极导电层104与最下栅极导电层104之间的栅极导电层104可对应于图3所示的多条字线wl1至wln。
70.多个沟道结构ch可在栅极层叠物gst中按矩阵结构布置。各个沟道结构ch可具有与诸如三角形、圆形形状或椭圆形状的多边形形状对应的平面形状。各个沟道结构ch可穿过栅极层叠物gst形成，并且具有延伸到源极层sl中的下端。具体地，沟道结构ch的下端可穿过第一源极层sl1和第三源极层sl3形成，并且沟道结构ch的底表面可位于第一源极层sl1中。通过延伸到源极层sl中的下端，各个沟道结构ch可电联接至源极层sl。
71.各个沟道结构ch可以是形成为在第三方向d3上延伸的柱形状的图案，并且具有高纵横比。如图4所示，各个沟道结构ch的最上端的线宽td可大于其最下端的线宽bd，并且各个沟道结构ch可具有倾斜侧壁。即，各个沟道结构ch可具有梯形式横截面形状，其梯形的顶侧的线宽大于底侧的线宽，并且具有在第三方向d3上从顶部至底部逐渐减小的线宽。
72.具体地，如图6a至图6c所示，沟道结构ch的顶部的第一线宽chd1可大于沟道结构ch的中间的第二线宽chd2和沟道结构ch的底部的第三线宽chd3(chd1》chd2和chd3)。沟道结构ch的中间的第二线宽chd2可大于沟道结构ch的底部的第三线宽chd3(chd2》chd3)。
73.如图4所示，各个沟道结构ch可包括：芯柱128，其在第三方向d3上延伸；封盖层126，其形成在芯柱128上方；沟道层122，其覆盖封盖层126的侧表面以及芯柱128的侧表面和底表面；存储器层120，其覆盖沟道层122的侧表面和底表面；以及沟道钝化层124，其插入在栅极层叠物gst内的芯柱128和沟道层122之间。
74.芯柱128可穿过栅极层叠物gst形成，并且具有形成为延伸到源极层sl中的柱形状
的下端。因此，芯柱可具有梯形式横截面形状。芯柱128可包括选自由氧化物层、氮化物层和氮氧化物层组成的组中的任一个介电层。例如，芯柱128可包括氧化物层。
75.封盖层126可位于芯柱128上方，并且具有柱形状。封盖层126可用作漏极选择晶体管的结区域。芯柱128与封盖层126之间的界面可与位于栅极层叠物gst的最上层的栅极导电层104的表面对齐，或者位于比栅极导电层104的表面更高的高度处。封盖层126的底表面可抵接在芯柱128和沟道钝化层124上。封盖层126可电联接至覆盖芯柱128的侧表面的沟道层122。封盖层126可包括掺杂半导体层。例如，封盖层126可包括n型掺杂硅层。
76.沟道层122可具有圆筒形状以覆盖封盖层126的侧表面以及芯柱128的侧表面和底表面。如图5所示，沟道层122可包括覆盖芯柱128的侧表面的一部分的第一区域r1以及抵接在第一区域r1上并覆盖芯柱128的侧表面的另一部分和芯柱128的底表面的第二区域r2。第一区域r1可指示形成在栅极层叠物gst中的沟道层122，第二区域r2可指示形成在源极层sl中的沟道层122。因此，尽管沟道层122整体具有圆筒形状，但是第一区域r1的沟道层122可具有管形状，并且第二区域r2的沟道层122可具有圆筒形状。参照图6a至图6c，沟道结构ch中的第一区域r1的沟道层122的厚度t1或t2可小于第二区域r2的沟道层122的厚度t3。作为参考，圆筒形状可指示顶表面敞开并且其中形成有空腔的柱形状。即，圆筒形状可与杯形状相似。此外，管形状可指示顶表面和底表面敞开并且其中形成有空腔的柱形状。
77.沟道层122可电联接至源极层sl(未示出)。具体地，第二区域r2的沟道层122可电联接至第三源极层sl3。因此，第二区域r2的沟道层122可用作源极选择晶体管的结区域。沟道层122可包括具有多晶态的半导体层。例如，沟道层122可包括多晶硅层。
78.如图5所示，存储器层120可具有圆筒形状以覆盖沟道层122的侧表面的一部分。存储器层120可具有阻挡层120a、电荷捕获层120b和隧道介电层120c依次层叠的结构。阻挡层120a、电荷捕获层120b和隧道介电层120c中的每一个可包括选自由氧化物层、氮化物层和氮氧化物层组成的组中的任一个。例如，隧道介电层120c可具有覆盖沟道层122的侧表面的一部分的形状，并且包括氧化物层。电荷捕获层120b可具有覆盖隧道介电层120c的侧表面的形状，并且包括氮化物层。阻挡层120a可具有覆盖电荷捕获层120b的侧表面的形状，并且包括氧化物层。
79.在实施方式中，以存储器层120具有氧化物层、氮化物层和氧化物层层叠的ono结构的情况为例。然而，实施方式不限于此。存储器层120可根据半导体存储器装置所需的特性包括各种材料层，并且具有各种层叠结构。
80.如图4所示，沟道钝化层124可具有管形状以覆盖芯柱128的侧表面。沟道钝化层124的外壁可与封盖层126的侧壁对齐。如图5所示，沟道钝化层124可用于稳定地缩小第一区域r1中的沟道层122的厚度，并且去除沟道层122的表面缺陷(例如，针孔)。缩小意指减小尺寸。稳定地缩小意指按照不太可能让步或失败的方式减小尺寸。沟道钝化层124可被插入在栅极层叠物gst中的芯柱128和沟道层122之间。换言之，沟道钝化层124可仅形成在沟道层122的第一区域r1中，而不形成在第二区域r2中。因此，由于沟道钝化层124，第一区域r1中的沟道层122的厚度可小于第二区域r2中的沟道层122的厚度。这是为了防止在形成沟道层122和沟道钝化层124的工艺期间在沟道层122中过多出现诸如针孔的表面缺陷，并且防止对源极层sl的损坏。此外，这是为了改进源极层sl与沟道层122之间的接触特性。
81.参照图6a至图6c，沟道结构ch的顶部、中间和底部中的每一个中的存储器层120的
厚度恒定，但是沟道结构ch的顶部、中间和底部的芯柱128的线宽可根据沟道结构ch的顶部、中间和底部的线宽而彼此不同。即，沟道结构ch和芯柱128可具有相同的横截面形状。由于沟道钝化层124，形成在沟道结构ch的顶部的沟道层122的第一厚度t1可基本上等于形成在沟道结构ch的中间的沟道层122的第二厚度t2。然而，由于沟道钝化层124未形成在沟道结构ch的底部，所以形成在沟道结构ch的底部的沟道层122的第三厚度t3可大于第一厚度t1和第二厚度t2。第一区域r1中的沟道层122的厚度t1或t2与沟道钝化层124的厚度之和可基本上等于或大于第二区域r2中的沟道层122的厚度t2。例如，在沟道结构ch中，第一区域r1中的沟道层122的厚度t1或t2可在至的范围内，第二区域r2中的沟道层122的厚度t3可在至的范围内。此外，沟道钝化层124的厚度可在至的范围内。作为参考，在实施方式中，以第一区域r1中的沟道层122的厚度t1或t2与沟道钝化层124的厚度之和基本上等于第二区域r2中的沟道层122的厚度t2的情况为例。
82.可通过将沟道层122氧化来形成沟道钝化层124。这是为了在稳定地缩小沟道层122的厚度的同时去除诸如针孔的表面缺陷。为此，沟道钝化层124可包括在比沟道层122的结晶退火温度更高的温度下形成的介电层。例如，沟道钝化层124可包括在600℃至800℃的温度下通过自由基氧化形成的氧化硅层。
83.沟道钝化层124仅形成在沟道层122的第一区域r1中，而未形成在沟道层122的第二区域r2中的原因在于，第二区域r2中的沟道层122用作源极选择晶体管的结区域。具体地，由于第二区域r2中的沟道层122位于具有高纵横比的沟道结构ch的底部，所以基本上不可能通过离子注入形成结区域。通过从源极层sl的扩散形成结区域。因此，当沟道钝化层124形成在第二区域r2的沟道层122中时，用作结区域的沟道层122的厚度可缩小，以使半导体存储器装置的操作可靠性劣化。
84.如上所述，本公开的优点在于，根据实施方式的半导体存储器装置可包括沟道钝化层124，因此稳定地缩小沟道层122的厚度并且去除沟道层122的表面缺陷，从而改进半导体存储器装置的操作可靠性。
85.此外，由于沟道钝化层124仅形成在沟道层122的第一区域r1中而不形成在沟道结构ch的底部(即，沟道层122的第二区域r2)，所以可防止在工艺之间在沟道层122中过多出现表面缺陷，并且防止对源极层sl的损坏。此外，可改进源极层sl与沟道层122之间的接触特性。
86.图7是示意性地示出根据实施方式的半导体存储器装置的制造方法的流程图。
87.如图7所示，制造半导体存储器装置的方法可包括在基板上形成外围电路的步骤s1以及在外围电路上形成存储器单元阵列的步骤s2。
88.在步骤s1中，可在基板上设置外围电路。外围电路可包括多个晶体管。各个晶体管的源极和漏极可形成在基板的部分区域中，并且各个晶体管的栅电极可形成在基板上。
89.在步骤s2中，可在外围电路上形成存储器单元阵列。步骤s3可包括形成图3所示的源极层sl、形成图3所示的栅极层叠物gst和形成图3所示的位线bl。
90.尽管图中未示出，可在步骤s2之前在外围电路上形成用于互连件的导电图案，并且可在互连件上形成存储器单元阵列。
91.该方法还可包括在形成半导体层之前在沟道孔的侧表面和底表面上形成存储器层的步骤，其中，存储器层形成为阻挡层、电荷捕获层和隧道介电层层叠的层叠层。
92.该方法还可包括以下步骤：在形成沟道钝化层之后在沟道钝化层和沟道层上形成芯柱，使得芯柱间隙填充沟道孔；通过蚀刻芯柱的顶部来形成凹陷；通过蚀刻暴露于凹陷的侧表面的沟道钝化层来扩展凹陷；以及形成封盖层，该封盖层间隙填充扩展的凹陷并且电联接至沟道层。
93.形成沟道层的步骤可包括：沿着沟道孔的表面形成半导体层，该半导体层具有第一厚度；通过执行结晶退火工艺来形成结晶的半导体层；以及蚀刻结晶的半导体层以具有小于第一厚度的第二厚度。半导体层的形成、结晶退火工艺和蚀刻可重复地执行一次或更多次。
94.该方法还可包括在执行结晶退火工艺之前在半导体层上形成结晶支撑层的步骤，其中，可在蚀刻结晶的半导体层以具有第二厚度的步骤中去除结晶支撑层。
95.根据本实施方式，半导体存储器装置可包括沟道钝化层，从而稳定地缩小沟道层的厚度并且去除沟道层的表面缺陷。
96.此外，由于沟道钝化层仅形成在栅极层叠物中形成的沟道层的表面中，所以可防止在工艺之间在沟道层的表面中过多出现缺陷，并且防止对源极层的损坏。此外，可改进源极层与沟道层之间的接触特性。
97.因此，包括在栅极层叠物中的沟道钝化层可改进半导体存储器装置的操作可靠性。
98.此外，当形成沟道层时，沉积、结晶退火工艺和蚀刻可重复地执行两次或更多次，这使得可有效地增加沟道层内的晶粒尺寸。
99.此外，当形成沟道层时可形成结晶支撑层，这使得可更有效地增加沟道层内的晶粒尺寸。
100.因此，可增加沟道层中的晶粒尺寸以进一步改进半导体存储器装置的操作可靠性。
101.图8是示意性地示出根据实施方式的半导体存储器装置的制造方法的流程图。
102.如图8所示，制造半导体存储器装置的方法可包括形成包括外围电路的第一芯片的步骤s11、形成包括存储器单元阵列的第二芯片的步骤s12、将第一芯片和第二芯片结合的步骤s13以及去除第二芯片的辅助基板的步骤s14。
103.在步骤s11中，可在主基板上设置外围电路。第一芯片可包括连接到外围电路的第一互连件。
104.在步骤s12中，可在辅助基板上形成存储器单元阵列。步骤s12可包括形成图3所示的源极层sl、形成图3所示的栅极层叠物gst以及形成图3所示的位线bl。第二芯片还可包括连接到存储器单元阵列的第二互连件。
105.图3示出通过依次层叠源极层sl、栅极层叠物gst和位线bl而形成存储器单元阵列的情况，但是实施方式不限于此。在修改的示例中，步骤s12中的存储器单元阵列可具有栅极层叠物形成在位线上并且未形成源极层的结构(未示出)。
106.在步骤s13中，第二芯片可在第一芯片上对齐，使得第一互连件和第二互连件面向彼此，并且一些第一互连件和一些第二互连件可彼此结合。.
107.在步骤s14中，可去除第二芯片的辅助基板以形成外围电路和存储器单元阵列彼此交叠的半导体存储器装置。
108.在修改的示例中，当步骤s12中的存储器单元阵列具有栅极层叠物形成在位线上并且未形成源极层的结构(未示出)时，可在步骤s14之后形成连接到沟道结构的源极层。
109.图9a至图9h是示出根据实施方式的半导体存储器装置的制造方法的横截面图。图9a至图9h是示出半导体存储器装置的存储器单元阵列的制造方法的横截面图。以下，下面将参照图9a至图9h描述的存储器单元阵列的制造方法可被包括在图7所示的步骤s2或图8所示的步骤s12中。
110.如图9a所示，在形成有预定结构(例如，外围电路pc(参见图1和图3))的基板(未示出)上形成预源极层200a。预源极层200a可形成为第一源极层202、源极牺牲层204和第二源极层206依次层叠的层叠层。预源极层200a可具有在第一方向d1和第二方向d2上延伸的板形状。第一源极层202和第二源极层206中的每一个可包括掺杂半导体层226b。例如，第一源极层202和第二源极层206中的每一个可包括n型掺杂硅层。源极牺牲层204可由与第一源极层202和第二源极层206具有蚀刻选择性的材料形成。例如，源极牺牲层204可形成为选自由氧化物层、氮化物层和氮氧化物层组成的组中的任一个单层或者选自该组的两个或更多个层的层叠层。例如，源极牺牲层204可由氧化物层形成。
111.然后，在预源极层200a上形成层叠体210a，该层叠体210a包括交替地层叠在其中的多个层间介电层212和多个栅极牺牲层214。层间介电层212可位于层叠体210a的最下层和最上层中的每一个处。位于层叠体210a的最上层的层间介电层212可形成为具有比其它层间介电层212更大的厚度。栅极牺牲层214可由与层间介电层212具有蚀刻选择性的材料形成。层间介电层212和栅极牺牲层214中的每一个可包括选自由氧化物层、氮化物层和氮氧化物层组成的组中的任一个。例如，层间介电层212可由氧化物层形成，并且栅极牺牲层214可由氮化物层形成。
112.然后，在层叠体210a上形成硬掩模图案(未示出)，并且通过使用硬掩模图案作为蚀刻屏障蚀刻层叠体210a和预源极层200a来形成多个沟道孔222。在层叠体210a中，沟道孔222可按矩阵结构排列。各个沟道孔222可具有穿过层叠体210a、第二源极层206和源极牺牲层204的孔型形状，并且具有延伸到第一源极层202中的端部。各个沟道孔222可以是具有高纵横比的图案，并且具有倾斜侧壁。沟道孔222的顶部入口的线宽td可小于沟道孔222的底表面的线宽bd。即，各个沟道孔222可具有线宽在从顶部入口朝着底表面的方向上逐渐减小的梯形式横截面形状。
113.尽管图中未示出，可在形成沟道孔222之前至少穿过层叠体210a中位于最上层的栅极牺牲层214形成隔离层。即，隔离层可形成为至少将层叠体210a中位于最上层的栅极牺牲层214隔离为两个或更多个图案。隔离层可对应于图3所示的第一狭缝s1。隔离层可包括介电层。例如，隔离层可由氧化物层形成。
114.然后，沿着各个沟道孔222的表面形成存储器层224。存储器层224可形成为阻挡层224a、电荷捕获层224b和隧道介电层224c依次层叠的层叠层。例如，阻挡层224a和隧道介电层224c可由氧化物层形成，电荷捕获层224b可由氮化物层形成。
115.然后，沿着各个沟道孔222的表面在存储器层224上形成具有第一厚度t1的半导体层226b。半导体层226b可具有圆筒形状。半导体层226b可具有非晶态或多晶态，并且包括硅。例如，半导体层226b可由多晶硅层形成。
116.半导体层226b的第一厚度t1可比最终保留的沟道的目标厚度大大约两倍或更多
倍。这是为了在后续结晶退火工艺期间容易地增加晶粒尺寸。例如，半导体层226b可形成为具有至的第一厚度t1。
117.如图9b所示，执行用于增加半导体层226b内的晶粒尺寸的结晶退火工艺以形成结晶的半导体层226a。可在400℃至800℃的温度下执行结晶退火工艺四至八小时。例如，可在600℃下执行结晶退火工艺。
118.如图9c所示，通过蚀刻结晶的半导体层226a以具有小于第一厚度t1的第二厚度t2来形成沟道层226。此时，作为蚀刻工艺可执行各向同性湿法蚀刻或各向同性干法蚀刻。
119.第二厚度t2可为第一厚度t1的约一半。例如，当第一厚度t1在至的范围内时，第二厚度t2可在至的范围内。
120.当在蚀刻工艺期间沟道层226的厚度被缩小至第二厚度t2或更小时，在沟道层226的表面上可能过多出现诸如针孔的表面缺陷。此外，预源极层200a可能被用于蚀刻工艺的蚀刻剂损坏。然而，为了确保高度集成的半导体存储器装置中的存储器单元晶体管的操作特性，沟道层226需要具有尽可能小的厚度。因此，需要一种能够将沟道层226的厚度稳定地缩小至第二厚度t2或更小的方法。
121.如图9d所示，在沟道层226的表面的一部分上形成沟道钝化层228。沟道钝化层228可由含硅介电层形成。具体地，沟道层226可被分成形成在层叠体210a中的第一区域r1和形成在预源极层200a中以抵接在第一区域r1上的第二区域r2。由于沟道钝化层228，第一区域r1的沟道层226可具有小于第二厚度t2的第三厚度t3。例如，当第二厚度t2在至的范围内时，第三厚度t3可在至的范围内。
122.沟道钝化层228可用于稳定地缩小沟道层226的厚度，并且通过覆盖暴露于沟道层226的表面的晶界来去除诸如针孔的表面缺陷。对于该角色，可在比结晶退火温度更高的温度下通过径向氧化形成沟道钝化层228。即，可通过将沟道层226的一部分氧化来形成沟道钝化层228。例如，当沟道层226由多晶硅层形成时，可通过使用从混合有氢气和氧气的工艺气体生成的大量氧自由基将沟道层226的表面氧化来形成沟道钝化层228。此时，为了容易地生成大量氧自由基并且在沟道层226的第一区域r1中均匀地形成沟道钝化层228，可在600℃至800℃的温度和0.1托(torr)至1托的压力下执行自由基氧化。当自由基氧化温度小于600℃并且工艺压力超过1托时，氧自由基可能未到达沟道孔222的底部，这使得难以在沟道层226的第一区域r1中均匀地形成沟道钝化层228。另一方面，当自由基氧化温度超过800℃并且工艺压力低于0.1托时，可能难以仅在沟道层226的第一区域r1中选择性地形成沟道钝化层228。
123.由于沟道孔222具有高纵横比，所以氧化剂(即，氧自由基)可能未到达沟道孔222的底部，使得仅在第一区域r1的沟道层226中选择性地形成沟道钝化层228。此外，可控制氢气和氧气的混合比、工艺温度和工艺压力以仅在第一区域r1的沟道层226中均匀地形成沟道钝化层228。
124.在修改的示例中，为了仅在沟道层226的第一区域r1中选择性地形成沟道钝化层228，可在形成牺牲层(未示出)以间隙填充沟道孔222的底部之后形成沟道钝化层228。此时，可在形成沟道钝化层228之后去除牺牲层。
125.沟道钝化层228不形成在沟道层226的第二区域r2中，而仅选择性地形成在沟道层
226的第一区域r1中的原因在于，第二区域r2的沟道层226用作源极选择晶体管的结区域。具体地，由于第二区域r2的沟道层226位于具有高纵横比的沟道孔222的底部，所以基本上无法通过离子注入形成结区域。通过从要通过后续工艺形成的第三源极层208的扩散来形成结区域。因此，当沟道钝化层228形成在第二区域r2的沟道层226中时，用作结区域的沟道层226的厚度可能缩小，从而使半导体存储器装置的操作可靠性劣化。
126.如图9e所示，在沟道层226和沟道钝化层228上形成芯柱227，以间隙填充沟道孔222。芯柱227可具有梯形式横截面形状。芯柱227可包括选自由氧化物层、氮化物层和氮氧化物层组成的组中的任一个介电层。例如，芯柱227可包括氧化物层。
127.然后，通过蚀刻芯柱227的顶部来形成凹陷，然后通过蚀刻暴露于凹陷的侧表面的沟道钝化层228来延伸凹陷。凹陷的底表面可与位于层叠体210a的最上层的栅极牺牲层214的表面对齐，或者位于比栅极牺牲层214的表面更高的高度处。
128.然后，形成封盖层229以间隙填充凹陷。封盖层229可用作漏极选择晶体管的结区域。因此，封盖层229可由掺杂半导体层226b(例如，n型掺杂硅层)形成。
129.这样，可形成沟道结构，该沟道结构包括在第三方向d3上延伸的芯柱227、形成在芯柱227上的封盖层229、覆盖封盖层229的侧表面以及芯柱227的侧表面和底表面的沟道层226、覆盖沟道层226的侧表面和底表面的存储器层224以及插入在芯柱227和沟道层226之间的沟道钝化层228。
130.如图9f所示，在形成有多个沟道结构220的层叠体210a上形成硬掩模图案(未示出)，并且通过使用硬掩模图案作为蚀刻屏障蚀刻层叠体210a和预源极层200a来形成狭缝沟槽232。此时，可形成狭缝沟槽232以通过狭缝沟槽232的底表面暴露源极牺牲层204。狭缝沟槽232可形成为在第二方向d2上延伸的线型图案。
131.然后，通过狭缝沟槽232去除栅极牺牲层214。
132.如图9g所示，利用栅极导电层216间隙填充栅极牺牲层214已被去除的空间。栅极导电层216可包括含金属导电层。例如，栅极导电层216可由钨层形成。又如，栅极导电层216可形成为氮化钛层和钨层层叠的层叠层。
133.这样，可形成栅极层叠物210，其中多个层间介电层212和多个栅极导电层216交替地层叠。
134.然后，执行用于在第三方向d3上将栅极导电层216隔离的蚀刻工艺，并且在狭缝沟槽232的任一侧形成狭缝间隔物234。狭缝间隔物234可由介电层形成。
135.然后，通过狭缝间隔物234去除预源极层200a的源极牺牲层204。随后，通过蚀刻随着源极牺牲层204被去除而暴露的存储器层224来暴露沟道层226。
136.如图9h所示，利用第三源极层208间隙填充源极牺牲层204已被去除的空间。第三源极层208可电联接至沟道层226。第三源极层208可由掺杂半导体层226b形成。例如，第三源极层208可由n型掺杂硅层形成。此时，第三源极层208可具有比第一源极层202和第二源极层206更高的掺杂浓度。
137.然后，形成狭缝层236以间隙填充狭缝沟槽232。狭缝层236可由导电层形成。在修改的示例中，狭缝层236可由介电层形成。
138.这样，可形成狭缝结构230，狭缝结构230包括源极层200、狭缝沟槽232、狭缝间隔物234和狭缝层236，源极层200包括依次层叠的第一源极层202、第三源极层208和第二源极
层206。
139.然后，可执行包括位线形成工艺的后续工艺以完成半导体存储器装置。
140.图10a至图10d是示出根据实施方式的半导体存储器装置的制造方法的横截面图。图10a至图10d是示出半导体存储器装置的存储器单元阵列的制造方法的横截面图。以下，下面将参照图10a至图10d描述的存储器单元阵列的制造方法可被包括在图7所示的步骤s2或图8所示的步骤s12中。为了描述方便，与图9a至图9h所示那些相同的组件将由相似的标号表示，并且本文中将省略其详细描述。
141.如图10a所示，在预源极层200a上形成层叠体210a，层叠体210a包括交替地层叠在其中的多个层间介电层212和多个栅极牺牲层214。然后，可选择性地蚀刻层叠体210a和预源极层200a以形成多个沟道孔222。随后，沿着各个沟道孔222的表面形成存储器层224。
142.由于预源极层形成工艺、层叠体形成工艺、沟道孔形成工艺和存储器层形成工艺按照与参照图9a描述的方式基本上相同的方式执行，所以本文中将省略其详细描述。
143.然后，沿着各个沟道孔222的表面在存储器层224上形成具有第一厚度t1的半导体层252b。半导体层252b可具有圆筒形状。半导体层252b可具有非晶态或多晶态，并且包括硅。例如，半导体层252b可由多晶硅层形成。第一厚度t1可在至的范围内。
144.然后，在半导体层252b上形成结晶支撑层254。结晶支撑层254可用作用于生长晶粒的种子层，因此用于在后续结晶退火工艺期间更容易地增加半导体层252b内的晶粒尺寸。为此，结晶支撑层254可由含硅介电层形成。例如，结晶支撑层254可由使用dcs(二氯硅烷)的氧化硅层形成。
145.可在比后续工艺中的结晶退火温度更高的温度下形成结晶支撑层254。在这种情况下，可沿着半导体层252b的暴露表面形成结晶支撑层254。即，在比后续工艺中的结晶退火温度更高的温度下形成的结晶支撑层254可具有圆筒形状。
146.在修改的示例中，可在比后续工艺中的结晶退火温度更低的温度下形成结晶支撑层254。在这种情况下，结晶支撑层254可仅形成在除了沟道孔222的底部之外的沟道孔222的中间和顶部的半导体层252b的表面上。即，在比后续工艺中的结晶退火温度更低的温度下形成的结晶支撑层254可具有管形状。
147.如图10b所示，执行用于增加半导体层252b内的晶粒尺寸的结晶退火工艺以形成结晶的半导体层252a。可在400℃至800℃的温度下在氮气氛中执行结晶退火工艺四至八小时。例如，可在600℃下执行结晶退火工艺。此时，结晶支撑层254用作种子层以在结晶支撑层254与半导体层252a之间的界面处生长晶粒。因此，与存储器层224相邻的半导体层252a内的晶粒可形成为具有比与结晶支撑层254相邻的半导体层252a内的晶粒更大的尺寸。
148.如图10c所示，通过将结晶的半导体层252a蚀刻为具有小于第一厚度t1的第二厚度t2来形成沟道层252。在形成沟道层252的蚀刻工艺期间，结晶支撑层254可随结晶的半导体层252a的一部分被去除。此时，作为蚀刻工艺可执行各向同性湿法蚀刻或各向同性干法蚀刻。第二厚度t2可为第一厚度t1的约一半。例如，当第一厚度t1在至的范围内时，第二厚度t2可在至的范围内。
149.在用于形成沟道层252的蚀刻工艺期间，半导体层252b内具有相对大的尺寸的晶粒可保留，并且具有相对小的尺寸的晶粒可被去除，因为具有相对小的尺寸的晶粒与结晶支撑层254相邻。
150.如图10d所示，在沟道层252的表面的一部分中形成沟道钝化层228。沟道钝化层228可由含硅介电层形成。具体地，沟道层252可被分成形成在层叠体210a中的第一区域r1和形成在预源极层200a中以抵接在第一区域r1上的第二区域r2。由于沟道钝化层228，第一区域r1的沟道层252可具有小于第二厚度t2的第三厚度t3。例如，当第二厚度t2在至的范围内时，第三厚度t3可在至的范围内。
151.沟道钝化层228可用于稳定地缩小沟道层252的厚度，并且通过覆盖暴露于沟道层252的表面的晶界来去除诸如针孔的表面缺陷。为此，可在比结晶退火温度更高的温度下通过径向氧化形成沟道钝化层228。即，可通过将沟道层252的一部分氧化来形成沟道钝化层228。例如，当沟道层252由多晶硅层形成时，可通过使用从混合有氢气和氧气的工艺气体生成的大量氧自由基将沟道层252的表面氧化来形成沟道钝化层228。此时，为了容易地生成大量氧自由基并且在沟道层252的第一区域r1中均匀地形成沟道钝化层228，可在600℃至800℃的温度和0.1托至1托的压力下执行自由基氧化。
152.后续工艺可按照参照图9e至图9h描述的相同方式执行。
153.图11a至图11g是示出根据实施方式的半导体存储器装置的制造方法的横截面图。图11a至图11g是示出半导体存储器装置的存储器单元阵列的制造方法的横截面图。以下，下面将参照图11a至图11g描述的存储器单元阵列的制造方法可被包括在图7所示的步骤s2或图8所示的步骤s12中。为了描述方便，与图9a至图9h所示的组件相同的组件将由相似的标号表示，并且本文中将省略其详细描述。
154.如图11a所示，在预源极层200a上形成层叠体210a，层叠体210a包括交替地层叠在其中的多个层间介电层212和多个栅极牺牲层214。然后，可选择性地蚀刻层叠体210a和预源极层200a以形成多个沟道孔222。随后，沿着各个沟道孔222的表面形成存储器层224。
155.由于预源极层形成工艺、层叠体形成工艺、沟道孔形成工艺和存储器层形成工艺按照参照图9a描述的基本上相同的方式执行，所以本文中将省略其详细描述。
156.然后，沿着各个沟道孔222的表面在存储器层224上形成具有第一厚度t1的第一半导体层242b。第一半导体层242b可具有圆筒形状。第一半导体层242b可具有非晶态或多晶态，并且包括硅。例如，第一半导体层242b可由多晶硅层形成。
157.尽管图中未示出，可在第一半导体层242b上形成第一结晶支撑层。第一结晶支撑层可由含硅介电层形成。第一结晶支撑层可按照与参照图10a描述的结晶支撑层254相同的方式形成。
158.如图11b所示，执行用于增加第一半导体层242b内的晶粒尺寸的第一结晶退火工艺以形成结晶的第一半导体层242a。可在400℃至800℃的温度下在氮气氛中执行第一结晶退火工艺四至八小时。例如，可在600℃下执行第一结晶退火工艺。
159.如图11c所示，通过将结晶的第一半导体层242a蚀刻为具有小于第一厚度t1的第二厚度t2来形成第一薄膜242。作为蚀刻工艺，可执行各向同性湿法蚀刻或各向同性干法蚀刻。
160.如图11d所示，沿着各个沟道孔222的表面在第一薄膜242上形成具有第三厚度t3的第二半导体层244b。第二半导体层244b可具有圆筒形状。第二半导体层244b可具有非晶态或多晶态，并且包括硅。例如，第二半导体层244b可由多晶硅层形成。
161.尽管图中未示出，可在第二半导体层244b上形成第二结晶支撑层。第二结晶支撑
层可由含硅介电层形成。第二结晶支撑层可按照与参照图10a描述的结晶支撑层254相同的方式形成。
162.如图11e所示，执行用于增加第二半导体层244b内的晶粒尺寸的第二结晶退火工艺以形成结晶的第二半导体层244a。可在400℃至800℃的温度下在氮气氛中执行第二结晶退火工艺四至八小时。例如，第二结晶退火工艺可在600℃下执行。
163.在第二结晶退火工艺期间，结晶的第一薄膜242可用作种子层以在第二半导体层244a内生长晶粒，这使得可更有效地增加晶粒尺寸。此外，可在第二结晶退火工艺期间进一步增加第一薄膜242内的晶粒尺寸。
164.如图11f所示，通过将结晶的第二半导体层244a蚀刻为具有小于第三厚度t3的第四厚度t4来形成第二薄膜244。作为蚀刻工艺，可执行各向同性湿法蚀刻或各向同性干法蚀刻。
165.这样，可形成沟道层240，其中具有第二厚度t2的第一薄膜242和具有第四厚度t4的第二薄膜244层叠。沟道层240可具有与第二厚度t2和第四厚度t4之和对应的第五厚度t5。
166.在实施方式中，以通过重复地执行半导体层沉积工艺、结晶退火工艺和蚀刻工艺两次来形成沟道层240的情况为例。然而，实施方式不限于此。在修改的示例中，可通过重复地执行半导体层沉积工艺、结晶退火工艺和蚀刻工艺两次或更多次来形成沟道层240。
167.如图11g所示，在沟道层240的表面的一部分中形成沟道钝化层228。具体地，沟道层240可被分成形成在层叠体210a中的第一区域r1和形成在预源极层200a中以抵接在第一区域r1上的第二区域r2。由于沟道钝化层228，第一区域r1的沟道层240可具有小于第五厚度t5的第六厚度t6。沟道钝化层228可由含硅介电层形成。
168.沟道钝化层228可用于稳定地缩小沟道层240的厚度，并且通过覆盖暴露于沟道层240的表面的晶界来去除诸如针孔的表面缺陷。为此，可在比结晶退火温度更高的温度下通过径向氧化形成沟道钝化层228。即，可通过将沟道层240的一部分氧化来形成沟道钝化层228。例如，当沟道层240由多晶硅层形成时，可通过使用从混合有氢气和氧气的工艺气体生成的大量氧自由基将沟道层240的表面氧化来形成沟道钝化层228。此时，为了容易地生成大量氧自由基并且在沟道层240的第一区域r1中均匀地形成沟道钝化层228，可在600℃至800℃的温度和0.1托至1托的压力下执行自由基氧化。
169.后续工艺可按照参照图9e至图9h描述的相同方式执行。
170.图12是示出根据实施方式的存储器系统的配置的框图。
171.如图12所示，存储器系统1100包括存储器装置1120和存储控制器1110。
172.存储器装置1120可包括栅极层叠物和多个沟道结构。栅极层叠物可形成在源极层上并且包括交替地层叠在其中的多个层间介电层和多个栅极导电层，并且多个沟道结构可穿过栅极层叠物形成并且各自具有延伸到源极层中的下端。各个沟道结构可包括沟道层和沟道钝化层。沟道层可具有形成在栅极层叠物中的第一区域和形成在源极层中以抵接在第一区域上的第二区域，并且沟道钝化层可形成在沟道层的第一区域中。第一区域的沟道层可具有比第二区域的沟道层更小的厚度。包括在存储器装置1120中的沟道钝化层可改进存储器装置1120的操作可靠性。
173.存储器装置1120可以是由多个闪存芯片构成的多芯片封装。
174.存储控制器1110可被配置为控制存储器装置1120，并且包括sram(静态随机存取存储器)1111、cpu(中央处理单元)1112、主机接口1113、纠错块1114和存储器接口1115。sram 1111可用作cpu 1112的工作存储器，cpu 1112可执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113可包括连接到存储器系统1100的主机的数据交换协议。纠错块1114可检测并纠正包含在从存储器装置1120读取的数据中的错误，并且存储器接口1115可与存储器装置1120接口。另外，存储控制器1110还可包括被配置为存储用于与主机接口的代码数据的rom(只读存储器)。
175.图13是示出根据实施方式的计算系统的配置的框图。
176.如图13所示，计算系统1200可包括电连接到系统总线1260的cpu 1220、ram(随机存取存储器)1230、用户接口1240、调制解调器1250和存储器系统1210。计算系统1200可以是移动装置。
177.存储器系统1210可包括存储器装置1212和存储控制器1211。存储器装置1212可包括栅极层叠物和多个沟道结构。栅极层叠物可形成在源极层上并且包括交替地层叠在其中的多个层间介电层和多个栅极导电层，并且多个沟道结构可穿过栅极层叠物形成并且各自具有延伸到源极层中的下端。各个沟道结构可包括沟道层和沟道钝化层。沟道层可具有形成在栅极层叠物中的第一区域和形成在源极层中以抵接在第一区域上的第二区域，并且沟道钝化层可形成在沟道层的第一区域中。第一区域的沟道层可具有比第二区域的沟道层更小的厚度。包括在存储器装置1212中的沟道钝化层可改进存储器装置1212的操作可靠性。
178.尽管上面描述了各种实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例。因此，本文中所描述的半导体存储器装置和制造方法不应基于所描述的实施方式来限制。
179.相关申请的交叉引用
180.本技术要求2021年2月9日提交于韩国知识产权局的韩国申请号10-2021-0018105的优先权，其整体通过引用并入本文。