半导体器件及其制造方法与流程

1.本发明涉及半导体技术领域，特别是涉及一种半导体器件及其制造方法。


背景技术：

2.传统半导体工业中场效应晶体管的栅介电层为二氧化硅，但是随着半导体器件尺寸的不断缩小，为了抑制短沟道效应保证器件具有良好的器件特性，要求栅氧层(即栅介电层)越来越薄，此时电子的直接隧穿效应严重，同时栅介电层的栅电场急剧增加，由此引起的漏电流使原有的基本器件的特性越来越差，即随着半导体器件尺寸的不断缩小，二氧化硅栅介电层接近其物理极限，隧穿效应引起的直接漏电流为主要的漏电流，在闪存器件的外围晶体管中使用hkmg(high-k/metal-gate，高介电常数栅极介电层 金属栅极)取代传统的poly/sio2栅极叠层(二氧化硅栅介电层 多晶硅栅极)，但是，典型的栅极优先hkmg晶体管的制造工艺复杂，成本高。


技术实现要素：

3.基于此，有必要针对栅极优先hkmg晶体管的制造工艺复杂，成本高的问题，提供一种新的半导体器件的制造方法，及一种半导体器件。
4.一种半导体器件的制造方法,包括：
5.获取衬底，所述衬底上形成有第一器件区域和第二器件区域，以及高k栅介电层薄膜；
6.在所述衬底上形成阻挡层结构，所述阻挡层结构覆盖在所述第二器件区域的栅极介电层薄膜上；
7.在所述衬底上形成包括第一金属元素的覆盖层薄膜；
8.进行退火工艺，所述第一金属元素向所述第一器件区域的高k栅介电层薄膜扩散，所述阻挡层结构阻止所述第一金属元素向所述第二器件区域的高k栅介电层薄膜扩散；
9.其中，所述第一器件区域和所述第二器件区域为导电类型相反的器件区域。
10.在其中一个实施例中，所述高k栅介电层薄膜包括第二金属元素，所述第一器件区域为n型器件区域，所述第一金属元素的电负性小于所述第二金属元素的电负性。
11.在其中一个实施例中，所述高k栅介电层薄膜包括第三金属元素，所述第一器件区域为p型器件区域，所述第一金属元素的电负性大于所述第三金属元素的电负性。
12.在其中一个实施例中，所述退火工艺是在温度大于等于500摄氏度且小于1300摄氏度的惰性气体氛围中进行的。
13.在其中一个实施例中，所述衬底上还形成有界面薄膜层，所述进行退火工艺的步骤还包括：所述第一金属元素扩散到所述第一器件区域的高k栅介电层薄膜和所述界面薄膜层的接触面。
14.在其中一个实施例中，所述高k栅介电层薄膜至少包括金属薄膜和金属氧化物薄膜中的一种，所述覆盖层薄膜至少包括第一金属元素金属薄膜和第一金属元素金属氧化物
薄膜中的一种。
15.在其中一个实施例中，所述退火工艺的压力大于等于1托且小于等于760托。
16.在其中一个实施例中，所述退火工艺后还包括步骤：
17.通过刻蚀工艺去除所述覆盖层薄膜和所述阻挡层结构；
18.在所述衬底上形成金属栅薄膜。
19.在其中一个实施例中，在所述衬底上形成阻挡层结构的步骤包括：
20.在所述高k栅介电层薄膜上形成阻挡层薄膜；
21.在所述阻挡层薄膜上形成掩膜图形，所述掩膜图形露出所述第一器件区域的阻挡层薄膜；
22.刻蚀去除所述掩膜图形露出的阻挡层薄膜后，得到阻挡层结构。
23.在其中一个实施例中，所述阻挡层薄膜包括第一阻挡层薄膜和第二阻挡层薄膜，所述在所述高k栅介电层薄膜上形成阻挡层薄膜的步骤包括：
24.在所述高k栅介电层薄膜上形成第一阻挡层薄膜；
25.在所述第一阻挡层薄膜上形成第二阻挡层薄膜。
26.在其中一个实施例中，所述第一阻挡层薄膜为氧化铝薄膜，所述第二阻挡层薄膜为氮化钛薄膜。
27.在其中一个实施例中，所述界面薄膜层是通过原位水汽工艺或热氧化工艺形成的。
28.在其中一个实施例中，所述刻蚀工艺至少包括湿法刻蚀和干法刻蚀中的一种。
29.在其中一个实施例中，所述高k栅介电层薄膜至少包括铪元素、锆元素、钽元素、铟元素、铝元素中的一种金属元素。
30.在其中一个实施例中，所述金属栅薄膜包括中间能隙功函数材料薄膜。
31.在其中一个实施例中，所述界面薄膜层至少包括二氧化硅薄膜层和氮氧化硅薄膜层中的一种。
32.在其中一个实施例中，所述高k栅介电层薄膜至少包括氧化铪薄膜、硅酸铪薄膜、氮硅酸铪薄膜、氧化锆薄膜、氧化铝薄膜、硅酸锆薄膜、锆氮氧化硅薄膜、氧氮化铪铝薄膜、氧化钽薄膜、氧化铝薄膜、氧化镧薄膜、氮化硅薄膜、氮氧化硅薄膜中的一种，所述第一金属元素至少包括镧元素、铝元素、镁元素、锆元素中的一种。
33.在其中一个实施例中，所述金属栅薄膜至少包括氮化钛薄膜、钨薄膜、钼薄膜中的一种。
34.上述半导体器件的制造方法，包括获取衬底，所述衬底上形成有第一器件区域和第二器件区域，以及高k栅介电层薄膜；在所述衬底上形成阻挡层结构，所述阻挡层结构覆盖在所述第二器件区域的高k栅介电层薄膜上；在衬底上形成包括第一金属元素的覆盖层薄膜；进行退火工艺，所述第一金属元素向所述第一器件区域的高k栅介电层薄膜扩散，所述阻挡层结构阻止所述第一金属元素向所述第二器件区域的高k栅介电层薄膜扩散；其中，所述第一器件区域和所述第二器件区域为导电类型相反的器件区域。本技术首先在衬底上形成覆盖在所述第二器件区域的高k栅介电层薄膜上的阻挡层结构，以及包括第一金属元素的覆盖层薄膜，然后，通过退火工艺使得所述第一金属元素向高k栅介电层薄膜扩散，从而使得第一器件区域与第二器件区域的高k栅介电层的介电常数不同。与传统使用大于等
于两个光刻掩膜层，分别形成第一器件区域的栅极薄膜层和第二器件区域的栅极薄膜层的栅极优先hkmg工艺相比，本技术中使得第一器件区域与第二器件区域的高k栅介电层的介电常数不同的工艺步骤较少，缩短了半导体器件的生产周期，降低了生产成本。
35.一种半导体器件，所述半导体器件是通过上述任一项所述的制造方法制成的。
36.在其中一个实施例中，所述半导体器件至少包括一个第一器件区域和一个第二器件区域。
37.上述半导体器件，是通过上述任一项所述的制造方法制成的。与传统使用大于等于两个光刻掩膜层，分别形成第一器件区域的栅极薄膜层和第二器件区域的栅极薄膜层的栅极优先hkmg工艺相比，本技术使得第一器件区域与第二器件区域的高k栅介电层的介电常数不同的工艺步骤较少，缩短了半导体器件的生产周期，降低了生产成本。
附图说明
38.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
39.图1为一实施例中半导体器件的制造方法的流程图；
40.图2为一实施中在阻挡层薄膜上形成掩膜图形后半导体器件的剖视图；
41.图3为一实施中在衬底上形成阻挡层结构的流程图；
42.图4为一实施例中在栅极介电层薄膜上形成阻挡层薄膜的流程图；
43.图5为一实施中在衬底上形成阻挡层结构后半导体器件的剖视图；
44.图6为一实施中在阻挡层结构上形成覆盖层薄膜后半导体器件的剖视图；
45.图7为一实施中在通过刻蚀工艺去除所述覆盖层薄膜和阻挡层结构后半导体器件的剖视图；
46.图8为一实施例中进行退火工艺后半导体器件的制造方法的流程图；
47.图9为一实施例中在衬底上形成金属栅薄膜后半导体器件的剖视图。
具体实施方式
48.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
49.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
50.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使
用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
51.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
52.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
53.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
54.mosfet的临界电压(threshold voltage)主要由栅极与通道材料的功函数(work function)之间的差异来决定，多晶硅和底下作为通道的硅之间能隙(bandgap)相同，并且可以藉由掺杂不同极性的杂质来改变多晶硅的功函数，对于poly/sio2栅极叠层的晶体管来说，在降低pmos或是nmos的临界电压时可以藉由直接调整多晶硅的功函数来达成需求。对于hkmg晶体管，金属栅电极用于减少栅极耗尽并满足高性能目标，获得低的临界电压的常用方法是使用双功函数金属栅电极，即为了同时降低pmos和nmos的临界电压，需要使用介电常数不同的栅极介电层构成pmos和nmos的栅极。
55.典型的形成pmos和nmos不同栅极介电层的栅极工艺制程包括：第一步，首先，在器件区域保留有二氧化硅薄膜层的衬底表面依次形成铪硅酸盐(hfsio)薄膜、氧化铝(al2o3)薄膜、第一氮化钛(tin)薄膜、氮化硅(sin)薄膜，其中，氮化硅薄膜用作硬掩膜层；其次，在
衬底表面形成覆盖第一导电类型器件区域氮化硅薄膜的第一光刻胶图形。第二步，依次去除第一光刻胶图形露出的氮化硅薄膜、第一氮化钛薄膜、氧化铝薄膜后，去除衬底表面的第一光刻胶图形。第三步，在衬底表面依次形成氧化镧(la2o3)薄膜、第二氮化钛(tin)薄膜，然后，在衬底表面形成覆盖第二导电类型器件区域的第二氮化钛薄膜的第二光刻胶图形。第四步，依次去除第二光刻胶图形露出的第二氮化钛薄膜、氧化镧薄膜、氮化硅薄膜后，去除第二光刻胶图形。通过上述步骤，得到位于第一导电类型器件区域表面，用于形成第一导电类型器件区域对应的第一栅极叠层的二氧化硅薄膜层、铪硅酸盐薄膜、氧化铝薄膜、第一氮化钛薄膜，以及位于第二导电类型器件区域表面，用于形成第二导电类型器件区域的第二栅极叠层的二氧化硅薄膜层、铪硅酸盐薄膜、氧化镧薄膜、第二氮化钛薄膜。该栅极工艺形成第一导电类型器件区域和第二导电类型器件区域的栅极对应的栅极介电层是通过至少两个不同的光刻图形分开形成的，因此，在形成器件区域对应的栅极叠层膜层时至少需要使用2个光刻掩膜层，该方法形成hkmg栅极半导体器件的工艺步骤多，生产周期长，生产成本高。
56.如图1-图9所示，在其中一个实施例中，提供一种半导体器件的制造方法,该方法包括：
57.s102，获取形成有第一器件区域和第二器件区域及栅极介电层薄膜的衬底。
58.获取衬底102，所述衬底102上形成有第一器件区域1和第二器件区域2；以及覆盖在衬底102上的第一器件区域1和第二器件区域2的栅极介电层薄膜106(即高k栅介电层薄膜)；其中，所述栅极介电层薄膜106为高k栅介电层薄膜，所述第一器件区域1和所述第二器件区域2为导电类型相反的器件区域，高k栅介电层薄膜指的是介电常数大于二氧化硅薄膜的介电常数的薄膜。
59.在其中一个实施例中，衬底102包括形成有第一器件区域和第二器件区域的半导体制造工业中常用的半导体衬底，包括但不限于si、ge、sige、sic、sigec、ga、gaas、inas、inp和其他iii/v或ii/vi化合物半导体衬底。
60.在另一个实施例中，衬底102包括形成有第一器件区域和第二器件区域的有机半导体衬底或分层半导体衬底，例如，si/sige衬底、绝缘体上硅(soi)衬底或绝缘体上锗硅(sgoi)衬底。
61.在衬底102上至少存在一个隔离区域105，用于将相邻的第一器件区域1和第二器件区域2彼此隔离，隔离区域可以是槽隔离区域或场氧化物隔离区域，槽隔离区域可以利用本领域技术人员熟知的常规槽隔离工艺形成。例如，通过光刻、刻蚀和使用槽介质填充槽后形成槽隔离区域。
62.在其中一个实施例中，所述衬底102上至少形成有一个第一器件区域1和一个第二器件区域2。
63.在其中一个实施例中，所述栅极介电层薄膜106至少包括一种介电常数大于10的基于铪的高k介电层薄膜，例如氧化铪薄膜(hfox)、硅酸铪薄膜(hfsiox)、氮硅酸铪薄膜(hfsioxny)、氧化铪薄膜和氧化锆薄膜的混合物。
64.在其中一个实施例中，所述栅极介电层薄膜106的厚度大于等于0.5纳米且小于等于10纳米，例如1纳米、2纳米、3纳米、5纳米、7纳米、9纳米等。
65.在其中一个实施例中，所述栅极介电层薄膜106至少包括一种介电常数大于4的高
k栅介电层薄膜。
66.在其中一个实施中，所述栅极介电层薄膜106至少包括一种介电常数大于等于7的高k栅介电层薄膜。
67.在其中一个实施例中，所述栅极介电层薄膜106至少包括高k栅金属介电层薄膜、金属氧化物介质层薄膜或混合金属氧化物介电层薄膜中的一种。
68.在其中一个实施例中，所述栅极介电层薄膜106至少包括氧化铪薄膜、硅酸铪薄膜、氮硅酸铪薄膜、氧化锆薄膜、氧化铝薄膜、硅酸锆薄膜、锆氮氧化硅薄膜、氧氮化铪铝薄膜、氧化钽薄膜、氧化铝薄膜、氧化镧薄膜、氮化硅薄膜、氮氧化硅薄膜中的一种。
69.在其中一个实施例中，所述栅极介电层薄膜106至少包括铪元素、锆元素、钽元素、铟元素、铝元素中的一种金属元素。
70.在其中一个实施例中，通过沉积工艺在衬底表面形成栅极介电层薄膜106，例如化学气相沉积工艺(cvd)、等离子体辅助化学气相沉积工艺(pecvd)、物理气相沉积工艺(pvd)、金属有机物化学气相沉积工艺(mocvd)、原子层沉积工艺(ald)、蒸发工艺、反应溅射工艺、化学溶液沉积工艺或其他类似沉积工艺，或利用上述工艺种的任意组合形成栅极介电层薄膜106。
71.s104，在衬底上形成阻挡层结构。
72.在衬底102上形成阻挡层结构200，阻挡层结构200露出所述第一器件区域1的栅极介电层薄膜106，且覆盖在所述第二器件区域2的栅极介电层薄膜106上。通过在衬底上形成阻挡层结构200，阻止后续退火工艺中覆盖层薄膜中的第一金属元素向第二器件区域2下方的栅极介电层薄膜106中扩散。
73.如图3所示，在其中一个实施例中，在所述衬底102上形成阻挡层结构200的步骤包括：
74.s202，在所述栅极介电层薄膜上形成阻挡层薄膜。
75.通过沉积工艺，在衬底102上的栅极介电层薄膜106上形成阻挡层薄膜202。
76.在其中一个实施例中，阻挡层薄膜202包括至少一层起到阻挡扩散作用的薄膜。
77.如图2、图4所示，在其中一个实施例中，所述阻挡层薄膜202包括第一阻挡层薄膜108和第二阻挡层薄膜110，步骤s202包括：
78.s302，在所述栅极介电层薄膜上形成第一阻挡层薄膜。
79.s304，在所述第一阻挡层薄膜上形成第二阻挡层薄膜。
80.在其中一个实施例中，所述第一阻挡层薄膜108为氧化铝薄膜，所述第二阻挡层薄膜110为氮化钛薄膜。
81.s204，在所述阻挡层薄膜上形成掩膜图形。
82.在阻挡层薄膜202上涂覆光刻胶，然后进行曝光、显影后得到掩膜图形112，所述掩膜图形112露出所述第一器件区域1的阻挡层薄膜202，覆盖在需要保留的阻挡层薄膜202上。在一个实施中，在阻挡层薄膜上形成掩膜图形后半导体器件的剖视图如图2所示。
83.s206，刻蚀去除所述掩膜图形露出的阻挡层薄膜后，得到阻挡层结构。
84.通过干法刻蚀或湿法刻蚀去除掩膜图形112露出的第一器件区域1的阻挡层薄膜202后，得到由剩余阻挡层薄膜202构成的阻挡层结构200，去除衬底表面的掩膜图形112后，半导体器件的剖视图如图5所示。
85.s106，在衬底上形成覆盖层薄膜。
86.在衬底102上形成覆盖层薄膜114，得到的半导体器件的剖视图如图6所示，所述覆盖层薄膜114包括第一金属元素，例如通过原子层沉积工艺或物理气相沉积工艺在衬底表面形成覆盖层薄膜114。
87.在其中一个实施例中，所述第一金属元素至少包括镧元素、铝元素、镁元素、锆元素中的一种。
88.在其中一个实施例中，所述覆盖层薄膜114至少包括第一金属元素金属薄膜和第一金属元素金属氧化物薄膜中的一种，例如镧薄膜、氧化镧薄膜、铝薄膜、氧化铝薄膜等。
89.在其中一个实施例中，所述栅极介电层薄膜106包括第二金属元素，所述第一器件区域1为n型器件区域，所述第一金属元素的电负性小于所述第二金属元素的电负性。
90.在其中一个实施例中，所述栅极介电层薄膜106包括第三金属元素，所述第一器件区域1为p型器件区域，所述第一金属元素的电负性大于所述第三金属元素的电负性。
91.s108，进行退火工艺。
92.如图7所示，通过退火工艺使得所述覆盖层薄膜114中的第一金属元素向第一器件区域1的栅极介电层薄膜106中扩散，从而改变第一器件区域1的栅极介电层薄膜106的介电常数，得到第一器件区域1的第一栅极介电层105和第二器件区域2的第二栅极介电层107，其中第二栅极介电层107是由位于第二器件区域2的栅极介电层薄膜106构成的。阻挡层结构200阻止位于其上方的覆盖层薄膜114中的第一金属元素向第二栅极介电层107中扩散，通过退火工艺，得到介电常数不同的第一栅极介电层105和第二栅极介电层107。
93.在其中一个实施例中，所述衬底102上还形成有界面薄膜层，所述进行退火工艺的步骤还包括：所述第一金属元素扩散到所述第一器件区域1的栅极介电层薄膜106和所述界面薄膜层的接触面。
94.在其中一个实施例中，所述界面薄膜层(il层)是通过原位水汽工艺(issg，in-situ stream generation)或热氧化工艺形成的。
95.在其中一个实施例中，所述界面薄膜层包括位于第一栅极介电层105下面的第一界面薄膜层104和位于第二栅极介电层107下面的第二界面薄膜层103。
96.通过调整退火工艺的参数，使得所述覆盖层薄膜114中的第一金属元素扩散到所述栅极介电层薄膜106和所述第一界面薄膜层104的接触面，即第一栅极介电层105和第一界面薄膜层104的接触面，形成偶极子，在得到介电常数不同的第一栅极介电层105的同时，起到调整第一器件区域1的功函数的目的。
97.在其中一个实施例中，所述第一界面薄膜层104至少包括氧化硅薄膜层(siox)和氮氧化硅薄膜层(sioxny)中的一种。
98.在其中一个实施例中，第二界面薄膜层103至少包括二氧化硅薄膜层(siox)和氮氧化硅薄膜层(sioxny)中的一种。
99.在其中一个实施例中，所述退火工艺是在温度大于等于500摄氏度且小于1300摄氏度的惰性气体氛围中进行的。实际工艺中，根据实际需要选取不同的退火工艺的温度及退火工艺的氛围，例如在1000摄氏度的氮气氛围中进行退火工艺，退火工艺的时间为30min。
100.在其中一个实施例中，所述退火工艺的压力大于等于1托且小于等于760托。
101.在其他实施例中，可以根据需要调整退火工艺的温度、时间和压力，进而调整第一金属元素向第一栅极介电层105中扩散的深度、扩散的浓度，以及扩散到栅极介电层薄膜106和所述第一界面薄膜层104的接触面的第一金属元素的数量，达到调整第一器件区域1的功函数的目的。其中，在一定范围内，退火工艺的温度越高、退火时间越长，扩散到栅极介电层薄膜106、以及栅极介电层薄膜106和所述第一界面薄膜层104的接触面的第一金属元素越多。
102.如图8所示，在其中一个实施例中，步骤s108之后还包括：
103.s402，通过刻蚀工艺去除所述覆盖层薄膜和阻挡层结构。
104.通过刻蚀工艺分别去除衬底102上的覆盖层薄膜114和阻挡层结构200，此时半导体器件的剖面图如图7所示。
105.在其中一个实施例中，所述刻蚀工艺至少包括湿法刻蚀和干法刻蚀中的一种。
106.s404，在衬底上形成金属栅薄膜。
107.如图9所示，为其中一个实施例中，在衬底102上形成金属栅薄膜118后半导体器件的剖视图。第一器件区域1上形成有由第一界面薄膜层104、第一栅极介电层105、金属栅薄膜118构成的用于形成第一器件区域1的栅极的第一栅极叠层薄膜，第二器件区域2上形成有由第二界面薄膜层103、第二栅极介电层薄膜107、金属栅薄膜118构成的用于形成二器件区域2的栅极的第二栅极叠层薄膜。
108.在其中一个实施例中，所述方法还包括通过图形转移工艺形成第一器件区域1和第二器件区域2的栅极的步骤。
109.在其中一个实施例中，所述金属栅薄膜118至少包括氮化钛薄膜、钨薄膜、钼薄膜中的一种。
110.在其中一个实施例中，通过cvd、pvd、ald、溅射、蒸发工艺在衬底上形成金属栅薄膜118。
111.在其中一个实施例中，金属栅薄膜118的厚度大于等于0.5纳米且小于等于200纳米，例如5纳米、15纳米、50纳米、80纳米、150纳米、200纳米等。
112.在其中一个实施例中，所述金属栅薄膜118包括中间能隙功函数材料薄膜。
113.上述半导体器件的制造方法，包括获取衬底，所述衬底上形成有第一器件区域和第二器件区域，以及高k栅介电层薄膜；在所述衬底上形成阻挡层结构，所述阻挡层结构覆盖在所述第二器件区域的高k栅介电层薄膜上；在衬底上形成包括第一金属元素的覆盖层薄膜；进行退火工艺，所述第一金属元素向所述第一器件区域的高k栅介电层薄膜扩散，所述阻挡层结构阻止所述第一金属元素向所述第二器件区域的高k栅介电层薄膜扩散；其中，所述第一器件区域和所述第二器件区域为导电类型相反的器件区域。本技术首先在衬底上形成覆盖在所述第二器件区域的高k栅介电层薄膜上的阻挡层结构，以及包括第一金属元素的覆盖层薄膜，然后，通过退火工艺使得所述的第一金属元素向高k栅介电层薄膜扩散，从而使得第一器件区域与第二器件区域的高k栅介电层的介电常数不同。与传统使用大于等于两个光刻掩膜层，分别形成第一器件区域的栅极薄膜层和第二器件区域的栅极薄膜层的栅极优先hkmg工艺相比，本技术中使得第一器件区域与第二器件区域的高k栅介电层的介电常数不同的工艺步骤较少，缩短了半导体器件的生产周期，降低了生产成本。
114.在其中一个实施例中，提供一种半导体器件，所述半导体器件是通过上述任一项
所述的制造方法制成的。
115.在其中一个实施例中，所述半导体器件至少包括一个第一器件区域和一个第二器件区域。
116.在其中一个实施例中，所述半导体器件包括闪存器件、逻辑器件、互补金属氧化物半导体器件、场效应晶体管器件。
117.上述半导体器件，是通过上述任一项所述的制造方法制成的。与传统使用大于等于两个光刻掩膜层，分别形成第一器件区域的栅极薄膜层和第二器件区域的栅极薄膜层的栅极优先hkmg工艺相比，本技术中使得第一器件区域与第二器件区域的高k栅介电层的介电常数不同的工艺步骤较少缩短了半导体器件的生产周期，降低了生产成本。
118.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
119.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。