加法器单元和包括该加法器单元的集成电路的制作方法

加法器单元和包括该加法器单元的集成电路
1.对相关申请的交叉引用
2.本技术基于2021年02月10日在韩国知识产权局提交的韩国专利申请第10-2021-0019370号并且要求其优先权，该韩国专利申请的公开内容通过引用整体并入于此。
技术领域
3.本公开涉及一种加法器单元(cell)，并且更具体地，涉及一种加法器单元，即多高度单元(multi-height cell)，以及包括该加法器单元的集成电路。


背景技术：

4.集成电路可以基于标准单元来设计。具体地，集成电路的布局可以通过根据定义集成电路的数据布置标准单元并且对所布置的标准单元进行布线(routing)来生成。标准单元可以具有各种高度，并且具有等于行高度的倍数的高度的标准单元可以被称为多高度单元。
5.通常，因为在信息时代加法器被广泛地使用于包括计算设备的数字信号处理设备，所以加法器可以被使用于快速地处理大量信息信号的新数据处理方法。因此，在诸如用于快速地处理系统的大量信息信号的计算设备和数据处理设备的集成电路中，通过提高数据的处理速度来促进高附加值系统的配置的加法器的配置是重要的。


技术实现要素：

6.提供了一种加法器单元，即多高度单元，以及包括该加法器单元的集成电路。
7.附加的方面将在下面的描述中部分地阐述，并且根据描述将部分地是明显的，或者可以通过实践所呈现的实施例而习得。
8.根据本公开的一方面，一种多高度加法器单元，被配置为接收第一输入信号、第二输入信号以及进位(carry)输入信号并且输出和(sum)输出信号以及进位输出信号，该多高度加法器单元包括：多个电路区域，包括对其施加第一输入信号的多个第一栅极线以及对其施加第二输入信号的多个第二栅极线，其中，多个电路区域的第一电路区域和多个电路区域的第二电路区域中的至少一个布置在第一行中，其中，多个电路区域的第三电路区域和多个电路区域的第四电路区域中的至少一个布置在第二行中，第二行与第一行在第一水平方向上平行，以及其中，在布置在第一行中的电路区域中形成的第一栅极线与在布置在第二行中的电路区域中形成的第一栅极线在第一水平方向上对齐。
9.根据本公开的一方面，一种多高度加法器单元，被配置为接收第一输入信号以及第二输入信号并且输出和输出信号以及进位输出信号，该多高度加法器单元包括：第一电路区域和第二电路区域，其中，第一输入信号施加到第一电路区域的第一栅极线和第二电路区域的第一栅极线，并且第二输入信号施加到第一电路区域的第二栅极线和第二电路区域的第二栅极线，其中，第一电路区域布置在第一行中并且第二电路区域布置在第二行中，第二行与第一行在第一水平方向上平行，其中，第一电路区域的第一栅极线与第二电路区
域的第一栅极线在第一水平方向上对齐，并且其中，第一电路区域的第二栅极线与第二电路区域的第二栅极线在第一水平方向上对齐。
10.根据本公开的一方面，一种多高度加法器单元，被配置为接收第一输入信号以及第二输入信号并且输出和输出信号，该多高度加法器单元包括：第一电路区域和第二电路区域，其中，第一输入信号施加到第一电路区域的第一n型晶体管的栅极端、第一电路区域的第一p型晶体管的栅极端、第二电路区域的第一n型晶体管的栅极端以及第二电路区域的第一p型晶体管的栅极端，其中，第二输入信号施加到第一电路区域的第二n型晶体管的栅极端、第一电路区域的第二p型晶体管的栅极端、第二电路区域的第二n型晶体管的栅极端以及第二电路区域的第二p型晶体管的栅极端，其中，第一电路区域布置在第一行中并且第二电路区域布置在第二行中，第二行与第一行在第一水平方向上平行，并且其中，第一电路区域中的对其施加第一输入信号的栅极线与第二电路区域中的对其施加第一输入信号的栅极线在第一水平方向上对齐。
11.根据本公开的一方面，一种多高度加法器单元，被配置为接收第一输入信号、第二输入信号以及进位输入信号并且输出和输出信号以及进位输出信号，该多高度加法器单元包括：布置在第一行中的第一电路区域和第二电路区域；布置在第二行中的第三电路区域，第二行与第一行在水平方向上平行；第一栅极线，第一输入信号施加到该第一栅极线，该第一栅极线在水平方向上从第一电路区域延伸到第三电路区域；第二栅极线，第二输入信号施加到该第二栅极线，该第二栅极线在水平方向上从第一电路区域延伸到第三电路区域；以及第三栅极线，进位输入信号施加到该第三栅极线，该第三栅极线在水平方向上从第一电路区域延伸到第三电路区域。
附图说明
12.根据以下结合附图的描述，本公开的某些实施例的上述和其他方面、特征和优点将更加明显，其中：
13.图1是根据示例性实施例的加法器单元的框图；
14.图2是根据示例性实施例的加法器单元的电路图；
15.图3是示出根据示例性实施例的包括加法器单元的集成电路的布局的平面图；
16.图4a是示出根据示例性实施例的包括加法器单元的集成电路的布局的平面图；图4b是沿着图4a的线i-i’截取的、根据示例性实施例的加法器单元的截面图；
17.图5至图8是示出根据示例性实施例的包括加法器单元的集成电路的布局的平面图；
18.图9是根据示例性实施例的加法器单元的框图；
19.图10是根据示例性实施例的加法器单元的电路图；
20.图11和图12是示出根据示例性实施例的包括加法器单元的集成电路的布局的平面图；
21.图13是示出根据示例性实施例的制造集成电路的方法的流程图；以及
22.图14是示出根据示例性实施例的包括存储程序的存储器的计算系统的框图。
23.伴随本公开的附图可以不是按比例的，并且在其中示出的组件的大小可以被放大或缩小。
具体实施方式
24.图1是根据示例性实施例的加法器单元fac的框图，而图2是根据示例性实施例的加法器单元的电路图。
25.参考图1，加法器单元fac可以是全加法器单元，并且在加法器单元fac中形成的电路可以是被配置为计算三个输入位之和的逻辑组合电路。加法器单元fac可以接收第一输入信号a、第二输入信号b以及进位输入信号ci，并且可以根据第一输入信号a、第二输入信号b以及进位输入信号ci输出和信号s以及进位输出信号co。
26.参考图1和图2，加法器单元fac可以包括第一电路mod1至第四电路mod4，并且还可以包括连接到第一节点n1以输出进位输出信号co的反相器(inverter)以及连接到第二节点n2以输出和信号s的反相器。第一电路mod1至第四电路mod4可以接收第一输入信号a、第二输入信号b及进位输入信号ci中的至少两个，并且可以分别地输出第一输出至第四输出。在实施例中，第一电路mod1可以输出第一输出，第二电路mod2可以输出第二输出，第三电路mod3可以输出第三输出，以及第四电路mod4可以输出第四输出。第一输出至第四输出可以如下计算。cob可以意味着进位输出信号co的反相信号。
27.第一输出＝cia cib
28.第二输出＝ab
29.第三输出＝cob(a b ci)
30.第四输出＝abci
31.第一电路mod1可以包括：第一p型晶体管pt11，第一输入信号a输入到其栅极端；第二p型晶体管pt12，第二输入信号b输入到其栅极端；以及第三p型晶体管pt13，进位输入信号ci输入到其栅极端。另外，第一电路mod1可以包括：第一n型晶体管nt11，第一输入信号a输入到其栅极端；第二n型晶体管nt12，第二输入信号b输入到其栅极端；以及第三n型晶体管nt13，进位输入信号ci输入到其栅极端。
32.第一电压，例如，电源电压vdd，可以施加到第一p型晶体管pt11和第二p型晶体管pt12中的每个的第一端，并且第三p型晶体管pt13可以连接到第一p型晶体管pt11和第二p型晶体管pt12中的每个的第二端。第三p型晶体管pt13的第一端可以连接到第一p型晶体管pt11和第二p型晶体管pt12，并且第三p型晶体管pt13的第二端可以连接到第一节点n1。
33.第二电压，例如，地电压vss，可以施加到第一n型晶体管nt11和第二n型晶体管nt12中的每个的第一端，并且第三n型晶体管nt13可以连接到第一n型晶体管nt11和第二n型晶体管nt12中的每个的第二端。第三n型晶体管nt13的第一端可以连接到第一n型晶体管nt11和第二n型晶体管nt12，并且第三n型晶体管nt13的第二端可以连接到第一节点n1。
34.第二电路mod2可以包括：第一p型晶体管pt21，第一输入信号a输入到其栅极端；第二p型晶体管pt22，第二输入信号b输入到其栅极端；第一n型晶体管nt21，第一输入信号a输入到其栅极端；以及第二n型晶体管nt22，第二输入信号b输入到其栅极端。
35.第二p型晶体管pt22、第一p型晶体管pt21、第一n型晶体管nt21和第二n型晶体管nt22可以彼此串联连接。第一电压vdd可以施加到第二p型晶体管pt22的第一端，并且第二p型晶体管pt22的第二端可以连接到第一p型晶体管pt21。第一p型晶体管pt21的第一端可以连接到第二p型晶体管pt22，并且第一p型晶体管pt21的第二端可以连接到第一节点n1。第二电压vss可以施加到第二n型晶体管nt22的第一端，并且第二n型晶体管nt22的第二端可
以连接到第一n型晶体管nt21。第一n型晶体管nt21的第一端可以连接到第二n型晶体管nt22，并且第一n型晶体管nt21的第二端可以连接到第一节点n1。
36.第三电路mod3可以包括：第一p型晶体管pt31，第一输入信号a输入到其栅极端；第二p型晶体管pt32，第二输入信号b输入到其栅极端；第三p型晶体管pt33，进位输入信号ci输入到其栅极端；以及第四p型晶体管pt34，其栅极端连接到第一节点n1。另外，第三电路mod3可以包括：第一n型晶体管nt31，第一输入信号a输入到其栅极端；第二n型晶体管nt32，第二输入信号b输入到其栅极端；第三n型晶体管nt33，进位输入信号ci输入到其栅极端；以及第四n型晶体管nt34，其栅极端连接到第一节点n1。
37.第一电压vdd可以施加到第一p型晶体管pt31、第二p型晶体管pt32和第三p型晶体管pt33中的每个的第一端，并且第四p型晶体管pt34可以连接到第一p型晶体管pt31、第二p型晶体管pt32和第三p型晶体管pt33中的每个的第二端。第四p型晶体管pt34的第一端可以连接到第一p型晶体管pt31、第二p型晶体管pt32和第三p型晶体管pt33，并且第四p型晶体管pt43的第二端可以连接到第二节点n2。
38.第二电压vss可以施加到第一n型晶体管nt31、第二n型晶体管nt32和第三n型晶体管nt33中的每个的第一端，并且第四n型晶体管nt34可以连接到第一n型晶体管nt31、第二n型晶体管nt32和第三n型晶体管nt33中的每个的第二端。第四n型晶体管nt34的第一端可以连接到第一n型晶体管nt31、第二n型晶体管nt32和第三n型晶体管nt33，并且第四n型晶体管nt34的第二端可以连接到第二节点n2。
39.第四电路mod4可以包括：第一p型晶体管pt41，第一输入信号a输入到其栅极端；第二p型晶体管pt42，第二输入信号b输入到其栅极端；第三p型晶体管pt43，进位输入信号ci输入到其栅极端；第一n型晶体管nt41，第一输入信号a输入到其栅极端；第二n型晶体管nt42，第二输入信号b输入到其栅极端；以及第三n型晶体管nt43，进位输入信号ci输入到其栅极端。
40.第一p型晶体管pt41、第二p型晶体管pt42、第三p型晶体管pt43、第三n型晶体管nt43、第二n型晶体管nt42和第一n型晶体管nt41可以彼此串联连接。第一p型晶体管pt41、第二p型晶体管pt42和第三p型晶体管pt43可以串联连接在被施加了第一电压vdd的节点与第二节点n2之间，并且第一n型晶体管nt41、第二n型晶体管nt42和第三n型晶体管nt43可以串联连接在被施加了第二电压vss的节点与第二节点n2之间。
41.因此，加法器单元fac可以包括14个p型晶体管和14个n型晶体管，即28个晶体管。加法器单元fac中所包括的晶体管可以分别地布置在加法器单元fac的多个列中。下面将参考图3至图8描述加法器单元fac中包括的晶体管的布置的示例。
42.图3是示出根据示例性实施例的包括加法器单元fac的集成电路10的布局的平面图。
43.具体地，图3是示出在包括x轴和y轴的平面上包括加法器单元fac的集成电路10的布局的平面图。贯穿当前公开，x轴方向和y轴方向中的每个可以被称为水平方向，并且z轴方向可以被称为垂直方向，除非另有说明。包括x轴和y轴的平面可以被称为水平平面，以及与另一组件相比在 z轴方向布置的组件可以被称为在该组件上方，并且与另一组件相比在
–
z轴方向布置的组件可以被称为在该组件下方，除非另有说明。组件的高度可以指代组件在y轴方向上的长度，除非另有说明。在当前公开的附图中，为了方便起见，可以仅示出部
分层；并且为了示出金属层的图案与下导电图案之间的连接，可以示出通孔，尽管其位于金属层的图案下方。
44.在当前公开中，作为集成电路10中所包括的布局的单元的标准单元可以被简单地称为单元。集成电路10可以包括多个各种标准单元。标准单元可以具有符合预定标准的结构，并且可以布置在多行。例如，作为多高度单元的加法器单元fac可以布置在多列。
45.参考图3，加法器单元fac可以包括其中形成第一电路(例如，图2的mod1)的第一电路区域moda1、其中形成第二电路(例如，图2的mod2)的第二电路区域moda2、其中形成第三电路(例如，图2的mod3)的第三电路区域moda3以及其中形成第四电路(例如，图2的mod4)的第四电路区域moda4。第一电路区域moda1可以包括对其施加第一输入信号a的第一栅极线gl11、对其施加第二输入信号b的第二栅极线gl12、以及对其施加进位输入信号ci的第三栅极线gl13；并且第二电路区域moda2可以包括对其施加第一输入信号a的第一栅极线gl21以及对其施加第二输入信号b的第二栅极线gl22。第三电路区域moda3可以包括对其施加第一输入信号a的第一栅极线gl31、对其施加第二输入信号b的第二栅极线gl32以及对其施加进位输入信号ci的第三栅极线gl33；并且第四电路区域moda4可以包括对其施加第一输入信号a的第一栅极线gl41、对其施加第二输入信号b的第二栅极线gl42以及对其施加进位输入信号ci的第三栅极线gl43。第一栅极线至第三栅极线gl11、gl12、gl13，第一栅极线至第二栅极线gl21、gl22，第一栅极线至第三栅极线gl31、gl32、gl33以及第一栅极线至第三栅极线gl41、gl42和gl43中的每个可以形成在y轴方向上延伸的栅极线图案。
46.加法器单元fac可以布置在第一行r1和第二行r2中。在示例性实施例中，第一电路区域moda1和第二电路区域moda2可以布置在第一行r1中，并且第三电路区域moda3和第四电路区域moda4可以布置在第二行r2中。第一行r1和第二行r2可以彼此相邻，第一行r1在y轴方向上的高度与第二行r2在y轴方向上的高度可以相同或不同，并且第一行r1在y轴方向上的高度和第二行r2在y轴方向上的高度可以不同。
47.在示例性实施例中，在布置在第一行r1中的第一电路区域moda1和第二电路区域moda2中形成的第一栅极线gl11和gl21中的至少一个可以在y轴方向上与在布置在第二行r2中的第三电路区域moda3和第四电路区域moda4中形成的第一栅极线gl31和gl41中的相对应的栅极线对齐。例如，第一电路区域moda1的第一栅极线gl11和第三电路区域moda3的第一栅极线gl31可以在y轴方向上对齐，并且第二电路区域moda2的第一栅极线gl21和第四电路区域moda4的第一栅极线gl41可以在y轴方向上对齐。另外，例如，第一电路区域moda1的第一栅极线gl11和第三电路区域moda3的第一栅极线gl31可以形成一个栅极线图案，并且第二电路区域moda2的第一栅极线gl21和第四电路区域moda4的第一栅极线gl41可以形成一个栅极线图案。即，第一电路区域moda1的第一栅极线gl11可以形成在y轴方向上在第一行r1和第二行r2中连续地延伸的栅极线图案。根据实施例的加法器单元fac不限于此，并且第一电路区域moda1的第一栅极线gl11和第三电路区域moda3的第一栅极线gl31可以分别地形成在y轴方向上对齐的单独的栅极线图案，并且可以通过第一金属层m1或第二金属层m2彼此连接。
48.在示例性实施例中，在布置在第一行r1中的第一电路区域moda1和第二电路区域moda2中形成的第二栅极线gl12和gl22中的至少一个可以在y轴方向上与在布置在第二行r2中的第三电路区域moda3和第四电路区域moda4中形成的第二栅极线gl32和gl42中的相
对应的栅极线对齐。例如，第一电路区域moda1的第二栅极线gl12和第三电路区域moda3的第二栅极线gl32可以在y轴方向上对齐，并且第二电路区域moda2的第二栅极线gl22和第四电路区域moda4的第二栅极线gl42可以在y轴方向上对齐。另外，例如，第一电路区域moda1的第二栅极线gl12和第三电路区域moda3的第二栅极线gl32可以形成一个栅极线图案，并且第二电路区域moda2的第二栅极线gl22和第四电路区域moda4的第二栅极线gl42可以形成一个栅极线图案。根据实施例的加法器单元fac不限于此，并且第一电路区域moda1的第二栅极线gl12和第三电路区域moda3的第二栅极线gl32可以分别地形成在y轴方向上对齐的单独的栅极线图案，并且可以通过第一金属层m1或第二金属层m2彼此连接。
49.在示例性实施例中，在布置在第一行r1中的第一电路区域moda1中形成的第三栅极线gl13可以在y轴方向上与在布置在第二行r2中的第三电路区域moda3和第四电路区域moda4中形成的第三栅极线gl33和gl43中的栅极线对齐。例如，第一电路区域moda1的第三栅极线gl13和第三电路区域moda3的第三栅极线gl33可以在y轴方向上对齐。另外，例如，第一电路区域moda1的第三栅极线gl13和第三电路区域moda3的第三栅极线gl33可以形成一个栅极线图案。根据实施例的加法器单元fac不限于此，并且第一电路区域moda1的第三栅极线gl13和第三电路区域moda3的第三栅极线gl33可以分别地形成在y轴方向上对齐的单独的栅极线图案，并且可以通过第一金属层m1或第二金属层m2彼此连接。
50.图4a是示出根据示例性实施例的加法器单元的布局的平面图，其是图3所示的加法器单元的详细示例。图4b是沿着图4a的线i-i’截取的、根据示例性实施例的加法器单元的截面图。
51.参考图4a，加法器单元fac可以由单元边界限定，并且可以包括形成在衬底上的多个有源区和多个栅极线。在示例性实施例中，多个有源区在x轴方向上延伸，并且多个栅极线在y轴方向上延伸。然而，实施例不限于此。
52.栅极线和有源区可以形成晶体管。在示例性实施例中，可以在有源区上形成在x轴方向上延伸的至少一个鳍(fin)或纳米线或纳米片。例如，栅极线和有源区可以形成鳍式场效应晶体管(finfet)。例如，可以形成在其中形成在有源区上的纳米线被栅极线包围的全环绕栅极(gaa)fet，以及可以形成在其中多个纳米线垂直地堆叠在有源区上并且被栅极线包围的垂直gaa fet。例如，可以形成在其中多个纳米片堆叠在有源区上并且被栅极线包围的多桥沟道(mbc)fet。另外，例如，可以在有源区中形成负电容(nc)fet。除了上述晶体管之外，可以在栅极线和有源区中形成各种晶体管。
53.在示例性实施例中，有源区可以包括：诸如硅(si)或锗(ge)的半导体；或者诸如锗化硅(sige)、碳化硅(sic)、砷化镓(gaas)、砷化铟(inas)或磷化铟(inp)的化合物半导体；以及导电区，例如，掺杂有杂质的阱或掺杂有杂质的结构。在示例性实施例中，栅极线可以包括功函数(work function)金属包含层和间隙填充金属层。例如，功函数金属包含层可以包括钛(ti)、钨(w)、钌(ru)、铌(nb)、钼(mo)、铪(hf)、镍(ni)、钴(co)、铂(pt)、镱(yb)、铽(tb)、镝(dy)、铒(er)和钯(pd)中的至少一种；并且间隙填充金属层可以包括w层或铝(al)层。在示例性实施例中，栅极线可以包括tialc/tin/w的堆叠结构、tin/tan/tialc/tin/w的堆叠结构或者tin/tan/tin/tialc/tin/w的堆叠结构。
54.作为在有源区中形成多个纳米片的示例，参考图4a和图4b，有源区可以包括在掺杂有p型杂质的衬底p-sub中形成的第二有源区rx2和在衬底p-sub中形成的n阱中形成的第
一有源区rx1。第一鳍f1可以形成在第一有源区rx1中，并且第二鳍f2可以形成在第二有源区rx2中。第一鳍f1和第二鳍f2可以在x轴方向上平行延伸。在第一鳍f1与隔离层dti之间以及在第二鳍f2与隔离层dti之间，可以形成绝缘层il(例如，氧化物)。
55.隔离沟槽dt可以在第一有源区rx1和第二有源区rx2之间形成。隔离沟槽dt可以采用绝缘材料(例如，氧化物)填充，从而可以形成隔离层dti。第一有源区rx1和第二有源区rx2可以通过隔离层dti来彼此隔离。
56.纳米片可以形成在第一有源区rx1和第二有源区rx2的每个上。第一纳米片堆叠ns1可以形成在第一有源区rx1上，并且第二纳米片堆叠ns2可以形成在第二有源区rx2上。第一纳米片堆叠ns1和第二纳米片堆叠ns2可以在x轴方向上延伸。
57.第一纳米片堆叠ns1和第二纳米片堆叠ns2可以用作晶体管的沟道。例如，第一纳米片堆叠ns1可以掺杂有n型杂质，并且可以形成p沟道金属氧化物半导体(pmos)晶体管。另一方面，第二纳米片堆叠ns2可以掺杂有p型杂质，并且可以形成n沟道金属氧化物半导体(nmos)晶体管。在示例性实施例中，第一纳米片堆叠ns1和第二纳米片堆叠ns2可以包括si、ge或sige。在示例性实施例中，第一纳米片堆叠ns1和第二纳米片堆叠ns2可以包括ingaas、inas、gasb、insb或上述化合物的组合。
58.第一纳米片堆叠ns1可以包括在垂直方向(z轴方向)上直接地或间接地重叠在第一鳍f1的上表面上的多个纳米片ns11至ns13，并且第二纳米片堆叠ns2可以包括在垂直方向(z轴方向)上直接地或间接地重叠在第二鳍f2的上表面上的多个纳米片ns21至ns23。在当前示例中，示出了第一纳米片堆叠ns1和第二纳米片堆叠ns2中的每个包括三个纳米片。然而，实施例不限于此。例如，第一纳米片堆叠ns1和第二纳米片堆叠ns2中的每个可以包括至少两个纳米片，并且纳米片的数量不受限制。
59.栅极线gl42可以包围多个纳米片ns11至ns13和ns21至ns23，同时覆盖第一鳍f1和第二鳍f2上的第一纳米片堆叠ns1和第二纳米片堆叠ns2。多个纳米片ns11至ns13和ns21至ns23可以具有gaa结构，其中多个纳米片ns11至ns13和ns21至ns23被栅极线gl42包围。栅极绝缘层gi可以插入在第一纳米片堆叠ns1和第二纳米片堆叠ns2与栅极线gl42之间。在实施例中，当栅极线被描述为包围多个纳米片时，这可能意味着纳米片中的每个可以被栅极线完全地或部分地包围。例如，栅极线可以与多个纳米片中的一个或多个的一个或多个侧面接触，例如与纳米片中的每个的四个侧面接触。
60.再次参考图4a，集成电路10可以包括在第三方向(z)上堆叠的金属层，例如，第一金属层m1和第二金属层m2。在示例性实施例中，形成在第二金属层m2中的图案的宽度可以大于形成在第一金属层m1中的图案的宽度。然而，实施例不限于此。加法器单元fac可以包括形成在有源区和栅极线中的第一通孔v0。有源区和栅极线可以电连接到导电层(例如，第一金属层m1)的图案，即，通过第一通孔v0的金属线。
61.形成在第一金属层m1和第二金属层m2中的图案可以包括金属、导电金属氮化物、金属硅化物或上述材料的组合。例如，形成在第一金属层m1、第二金属层m2和第三金属层m3中的图案可以包括导电材料，诸如w、mo、ti、co、铊(ta)、ni、w硅化物、ti硅化物、co硅化物、ta硅化物、或者ni硅化物。
62.加法器单元fac可以包括在第一金属层m1中形成的图案和在第二金属层m2中形成的图案以及在第一金属层m1和第二金属层m2之间将第一金属层m1连接到第二金属层m2的
第二通孔v1。然而，实施例不限于此，并且加法器单元fac还可以包括在作为第二金属层m2的上层的第三金属层m3中形成的图案以及在第二金属层m2和第三金属层m3之间将第二金属层m2连接到第三金属层m3的第三通孔。图4a所示的图案可以是加法器单元fac中所包括的图案的部分。
63.集成电路(例如，图3的集成电路10)可以包括在x轴方向上延伸并且对其施加第一电压(例如，图2的vdd)或第二电压(例如，图2的vss)的第一电源线至第三电源线pl1、pl2和pl3。在第一电源线至第三电源线pl1、pl2和pl3中，对其施加第一电压vdd的电源线和对其施加第二电压vss的电源线可以在y轴方向上交替地布置。加法器单元fac可以从第一电源线pl1和第三电源线pl3接收第二电压vss，并且可以从第二电源线pl2接收第一电压vdd。在图4a中，示出了第一电源线至第三电源线pl1、pl2和pl3形成第二金属层m2的图案的示例。然而，根据实施例的集成电路不限于此，并且第一电源线至第三电源线pl1、pl2和pl3可以形成第一金属层m1的图案或者可以埋在衬底中。
64.可以将第一输入信号a施加到加法器单元fac中所包括的第一栅极线gl11、gl21、gl31和gl41，可以将第二输入信号b施加到第二栅极线gl12、gl22、gl32和gl42，以及可以将进位输入信号ci施加到第三栅极线gl13、gl33和gl43。
65.在示例性实施例中，因为第一电路区域moda1和第三电路区域moda3的第一栅极线gl11和gl31形成一个栅极线图案，并且第二电路区域moda2和第四电路区域moda4的第一栅极线gl21和gl41形成一个栅极线图案，所以加法器单元fac可以包括连接到第一栅极线gl11和gl31的第一通孔v01以及连接到第一栅极线gl21和gl41的第一通孔v02。在实施例中，第一通孔v01和v02每个可以是第一通孔v0的示例。在不同于图4a所示的实施例的实施例中，当将形成在第一电路区域moda1至第四电路区域moda4中的第一栅极线gl11、gl21、gl31和gl41连接以形成一个栅极线图案时，连接到第一栅极线gl11、gl21、gl31和gl41的第一通孔的数量可以是1。
66.在示例性实施例中，可以将连接到形成在第一电路区域moda1至第四电路区域moda4中的第一栅极线gl11、gl21、gl31和gl41的第一通孔v01和v02布置在第一行r1和第二行r2中的一个中。例如，可以将第一通孔v01和v02布置在第二行r2中。
67.对连接到第一栅极线gl11、gl21、gl31和gl41的第一通孔v01和v02的数量的描述也可以应用于第二栅极线gl12、gl22、gl32和gl42以及第三栅极线gl13、gl33和gl43。即，因为第一电路区域moda1和第三电路区域moda3的第二栅极线gl12和gl32形成一个栅极线图案，并且第二电路区域moda2和第四电路区域moda4的第二栅极线gl22和gl42形成一个栅极线图案，所以在根据一些实施例的加法器单元fac中，连接到第二栅极线gl12、gl22、gl32和gl42的第一通孔的数量可以不多于2。在示例性实施例中，在加法器单元fac中，可以将连接到第二栅极线gl12、gl22、gl32和gl42的第一通孔布置在第一行r1和第二行r2中的一个中。
68.在示例性实施例中，从第一电路区域moda1和第二电路区域moda2输出的进位输出信号(例如，图2的co)的反相信号cob(例如，图2的第一节点n1的电压)可以通过第一金属层m1的图案mp和栅极线gn施加到第三电路区域moda3。
69.在根据实施例的加法器单元fac中，形成在第一行r1中的第一栅极线gl11和gl21和形成在第二行r2中的第一栅极线gl31和gl41可以在y轴方向上对齐，形成在第一行r1中的第二栅极线gl12和gl22和形成在第二行r2中的第二栅极线gl32和gl42可以在y轴方向上
对齐，或者形成在第一行r1中的第三栅极线gl13和形成在第二行r2中的第三栅极线gl33和gl43可以在y轴方向上对齐。通过在y轴方向上对齐在不同的电路区域中对其输入相同信号的栅极线，尽管没有形成额外的金属线，但是通过延伸栅极线，可以将相同的信号输入到不同的电路区域。即，可以减小为了将形成在加法器单元fac中的晶体管彼此连接或将第一输入信号a、第二输入信号b和进位输入信号ci施加到该晶体管而在加法器单元fac中形成的第一金属层m1或第二金属层m2的图案(例如，金属线)的接线(wiring)长度。因此，可以减小形成在加法器单元fac中的输入/输出引脚的电容和加法器单元fac的单元延迟。另外，可以减少包括加法器单元fac的集成电路(例如，图3的集成电路10)的功耗。
70.图5是示出根据示例性实施例的包括加法器单元fac_1的集成电路10_1的布局的平面图。
71.参考图5，加法器单元fac_1可以包括在其中形成有第一电路(例如，图2的mod1)的第一电路区域moda1_1、在其中形成有第二电路(例如，图2的mod2)的第二电路区域moda2_1、在其中形成有第三电路(例如，图2的mod3)的第三电路区域moda3_1以及在其中形成有第四电路(例如，图2的mod4)的第四电路区域moda4_1。第一电路区域moda1_1可以包括对其施加第一输入信号a的第一栅极线gl11_1、对其施加第二输入信号b的第二栅极线gl12_1以及对其施加进位输入信号ci的第三栅极线gl13_1。第二电路区域moda2_1可以包括对其施加第一输入信号a的第一栅极线gl21_1以及对其施加第二输入信号b的第二栅极线gl22_1。第三电路区域moda3_1可以包括对其施加第一输入信号a的第一栅极线gl31_1、对其施加第二输入信号b的第二栅极线gl32_1以及对其施加进位输入信号ci的第三栅极线gl33_1。第四电路区域moda4_1可以包括对其施加第一输入信号a的第一栅极线gl41_1、对其施加第二输入信号b的第二栅极线gl42_1以及对其施加进位输入信号ci的第三栅极线gl43_1。第一栅极线至第三栅极线gl11_1、gl12_1、gl13_1，第一栅极线至第二栅极线gl21_1、gl22_1，第一栅极线至第三栅极线gl31_1、gl32_1、gl33_1以及第一栅极线至第三栅极线gl41_1、gl42_1和gl43_1中的每个可以形成在y轴方向上延伸的栅极线图案。
72.加法器单元fac_1可以布置在第一行r1和第二行r2中。在示例性实施例中，第一电路区域moda1_1和第二电路区域moda2_1可以布置在第一行r1中，并且第四电路区域moda4_1可以布置在第二行r2中。第三电路区域moda3_1可以布置在第一行r1和第二行r2中。
73.在示例性实施例中，在布置在第一行r1中的第一电路区域moda1_1和第二电路区域moda2_1中形成的第一栅极线gl11_1和gl21_1中的至少一个与在布置在第二行r2中的第四电路区域moda4_1中形成的第一栅极线gl41_1可以在y轴方向上对齐。例如，第二电路区域moda2_1的第一栅极线gl21_1和第四电路区域moda4_1的第一栅极线gl41_1可以在y轴方向上对齐。另外，例如，第二电路区域moda2_1的第一栅极线gl21_1和第四电路区域moda4_1的第一栅极线gl41_1可以形成一个栅极线图案。根据实施例的加法器单元fac_1不限于此，并且第二电路区域moda2_1的第一栅极线gl21_1和第四电路区域moda4_1的gl41_1可以分别地形成在y轴方向上对齐的单独的栅极线图案。
74.在示例性实施例中，在布置在第一行r1中的第一电路区域moda1_1和第二电路区域moda2_1中形成的第二栅极线gl12_1和gl22_1中的至少一个与在布置在第二行r2中的第四电路区域moda4_1中形成的第二栅极线gl42_1可以在y轴方向上对齐。例如，第一电路区域moda1_1的第二栅极线gl12_1和第四电路区域moda4_1的第二栅极线gl42_1可以在y轴方
向上对齐。另外，例如，第一电路区域moda1_1的第二栅极线gl12_1和第四电路区域moda4_1的第二栅极线gl42_1可以形成一个栅极线图案。根据实施例的加法器单元fac_1不限于此，并且第一电路区域moda1_1的第二栅极线gl12_1和第四电路区域moda4_1的第二栅极线gl42_1可以分别地形成在y轴方向上对齐的单独的栅极线图案。
75.在示例性实施例中，在布置在第一行r1中的第一电路区域moda1_1中形成的第三栅极线gl13_1与在布置在第二行r2中的第四电路区域moda4_1中形成的第三栅极线gl43_1可以在y轴方向上对齐。例如，形成在第一电路区域moda1_1中的第三栅极线gl13_1和形成在第四电路区域moda4_1中的第三栅极线gl43_1可以形成一个栅极线图案。根据实施例的加法器单元fac_1不限于此，并且在第一电路区域moda1_1中形成的第三栅极线gl13_1和在第四电路区域moda4_1中形成的第三栅极线gl43_1可以分别地形成在y轴方向上对齐的单独的栅极线图案。
76.图6是示出根据示例性实施例的加法器单元的布局的平面图，其是图5所示的加法器单元的详细示例。先前参考图4a给出的描述在图6中将不再给出。
77.参考图6，可以将第一输入信号a施加到加法器单元fac_1中所包括的第一栅极线gl11_1、gl21_1、gl31_1和gl41_1，可以将第二输入信号b施加到第二栅极线gl12_1、gl22_1、gl32_1和gl42_1，以及可以将进位输入信号ci施加到第三栅极线gl13_1、gl33_1和gl43_1。
78.在示例性实施例中，因为第二电路区域moda2_1和第四电路区域moda4_1的第一栅极线gl21_1和gl41_1形成一个栅极线图案，所以加法器单元fac_1可以包括连接到第一栅极线gl11_1、gl21_1、gl31_1和gl41_1的三个第一通孔v01_1、v02_1和v03_1。在实施例中，第一通孔v01_1、v02_1和v03_1每个可以是第一通孔v0的示例。在不同于图6所示的实施例的实施例中，当形成在第一电路区域moda1_1至第四电路区域moda4_1中的第一栅极线gl11_1、gl21_1、gl31_1和gl41_1中的所有彼此连接以形成一个栅极线图案时，或者形成在第一电路区域moda1_1至第四电路区域moda4_1中的第一栅极线gl11_1、gl21_1、gl31_1和gl41_1中的一些彼此连接以形成一个栅极线图案时，连接到第一栅极线gl11_1、gl21_1、gl31_1和gl41_1的第一通孔的数量可以是1或2。
79.在示例性实施例中，连接到在第一电路区域moda1_1至第四电路区域moda4_1中形成的第一栅极线gl11_1、gl21_1、gl31_1和gl41_1的第一通孔v01_1、v02_1和v03_1可以布置在第一行r1和第二行r2中的一个中。例如，第一通孔v01_1、v02_1和v03_1可以布置在第一行r1中。
80.对连接到第一栅极线gl11_1、gl21_1、gl31_1和gl41_1的第一通孔v01_1、v02_1和v03_1的数量的描述也可以应用于第二栅极线gl12_1、gl22_1、gl32_1和gl42_1以及第三栅极线gl13_1、gl33_1和gl43_1。在根据一些实施例的加法器单元fac_1中，连接到第二栅极线gl12_1、gl22_1、gl32_1和gl42_1的第一通孔的数量可以不多于3。在示例性实施例中，在加法器单元fac_1中，连接到第二栅极线gl12_1、gl22_1、gl32_1和gl42_1的第一通孔可以布置在第一行r1和第二行r2中的一个中。
81.图7是示出了集成电路10_2的布局的平面图，并且图8是示出了根据示例性实施例的包括加法器单元fac_3的集成电路10_3的布局的平面图。
82.参考图7，集成电路10_2中包括的加法器单元fac_2可以包括在其中形成第一电路
(例如，图2的mod1)的第一电路区域moda1_2、在其中形成第二电路(例如，图2的mod2)的第二电路区域moda2_2、在其中形成第三电路(例如，图2的mod3)的第三电路区域moda3_2以及在其中形成第四电路(例如，图2的mod4)的第四电路区域moda4_2。第一电路区域moda1_2可以包括对其施加第一输入信号a的第一栅极线gl11_2、对其施加第二输入信号b的第二栅极线gl12_2以及对其施加进位输入信号ci的第三栅极线gl13_2，并且第二电路区域moda2_2可以包括对其施加第一输入信号a的第一栅极线gl21_2和对其施加第二输入信号b的第二栅极线gl22_2。第三电路区域moda3_2可以包括对其施加第一输入信号a的第一栅极线gl31_2、对其施加第二输入信号b的第二栅极线gl32_2以及对其施加进位输入信号ci的第三栅极线gl33_2。第四电路区域moda4_2可以包括对其施加第一输入信号a的第一栅极线gl41_2、对其施加第二输入信号b的第二栅极线gl42_2以及对其施加进位输入信号ci的第三栅极线gl43_2。
83.加法器单元fac_2可以布置在彼此相邻的第一行r1至第三行r3中。在示例性实施例中，第一电路区域moda1_2和第二电路区域moda2_2可以布置在第一行r1中，第三电路区域moda3_2可以布置在第二行r2中，以及第四电路区域moda4_2可以布置在第三行r3中。第一行r1至第三行r3可以彼此相邻，并且第一r1至第三行r3在y轴方向上的高度可以彼此相等或不同，并且可以变化。
84.在示例性实施例中，在布置在第一行r1中的第一电路区域moda1_2和第二电路区域moda2_2中形成的第一栅极线gl11_2和gl21_2中的至少一个与在布置在第二行r2中的第三电路区域moda3_2中形成的第一栅极线gl31_2可以在y轴方向上对齐。另外，在示例性实施例中，在布置在第二行r2中的第三电路区域moda3_2中形成的第一栅极线gl31_2与布置在第三行r3中的第四电路区域moda4_2中形成的第一栅极线gl41_2可以在y轴方向上对齐。例如，第一电路区域moda1_2的第一栅极线gl11_2、第三电路区域moda3_2的第一栅极线gl31_2和第四电路区域moda4_2的第一栅极线gl41_2可以在y轴方向上对齐。另外，例如，第一电路区域moda1_2的第一栅极线gl11_2、第三电路区域moda3_2的第一栅极线gl31_2和第四电路区域moda4_2的第一栅极线gl41_2中的至少一些可以形成一个栅极线图案。根据实施例的加法器单元fac_2不限于此，并且第一电路区域moda1_2的第一栅极线gl11_2、第三电路区域moda3_2的第一栅极线gl31_2以及第四电路区域moda4_2的第一栅极线gl41_2可以分别地形成在y轴方向上对齐的单独的栅极线图案。
85.在示例性实施例中，在布置在第一行r1中的第一电路区域moda1_2和第二电路区域moda2_2中形成的第二栅极线gl12_2和gl22_2中的至少一个与在布置在第二行r2中的第三电路区域moda3_2中形成的第二栅极线gl32_2可以在y轴方向上对齐。另外，在示例性实施例中，在布置在第二行r2中的第三电路区域moda3_2中形成的第二线gl32_2与在布置在第三行r3中的第四电路区域moda4_2中形成的第二栅极线gl42_2可以在y轴方向上对齐。例如，第一电路区域moda1_2的第二栅极线gl12_2、第三电路区域moda3_2的第二栅极线gl32_2和第四电路区域moda4_2的第二栅极线gl42_2可以在y轴方向上对齐。另外，例如，第一电路区域moda1_2的第二栅极线gl12_2、第三电路区域moda3_2的第二栅极线gl32_2和第四电路区域moda4_2的第二栅极线gl42_2中的至少一些可以形成一个栅极线图案。根据实施例的加法器单元fac_2不限于此，并且第一电路区域moda1_2的第二栅极线gl12_2、第三电路区域moda3_2的第二栅极线gl32_2和第四电路区域moda4_2的第二栅极线gl42_2可以分别
地形成在y轴方向上对齐的单独的栅极线图案。
86.在示例性实施例中，在布置在第一行r1中的第一电路区域moda1_2中形成的第三栅极线gl13_2、在布置在第二行r2中的第三电路区域moda3_2中形成的第三栅极线gl33_2以及在布置在第三行r3中的第四电路区域moda4_2中形成的第三栅极线gl43_2中的一些可以在y轴方向上对齐。例如，第三栅极线gl13_2、gl33_2和gl43_2中的至少一些可以形成一个栅极线图案。根据实施例的加法器单元fac_2不限于此，并且第三栅极线gl13_2、gl33_2和gl43_2可以分别地形成在y轴方向上对齐的单独的栅极线图案。
87.在示例性实施例中，加法器单元fac_2可以包括不多于三个连接到第一栅极线gl11_2、gl21_2、gl31_2和gl41_2的第一通孔，并且第一通孔可以布置在第一行r1至第三行r3中的一个中。另外，在示例性实施例中，加法器单元fac_2可以包括不多于三个连接到第二栅极线gl12_2、gl22_2、gl32_2和gl42_2的第一通孔，并且第一通孔可以布置在第一行r1至第三行r3中的一个中。另外，在示例性实施例中，加法器单元fac_2可以包括不多于三个连接到第三栅极线gl13_2、gl33_2和gl43_2的第一通孔，并且第一通孔可以布置在第一行r1至第三行r3中的一个中。
88.参考图8，集成电路10_3中所包括的加法器单元fac_3可以包括其中形成第一电路(例如，图2的mod1)的第一电路区域moda1_3、其中形成第二电路(例如，图2的mod2)的第二电路区域moda2_3、其中形成第三电路(例如，图2的mod3)的第三电路区域moda3_3以及其中形成第四电路(例如，图2的mod4)的第四电路区域moda4_3。第一电路区域moda1_3可以包括对其施加第一输入信号a的第一栅极线gl11_3、对其施加第二输入信号b的第二栅极线gl12_3以及对其施加进位输入信号ci的第三栅极线gl13_3。第二电路区域moda2_3可以包括对其施加第一输入信号a的第一栅极线gl21_3和对其施加第二输入信号b的第二栅极线gl22_3。第三电路区域moda3_3可以包括对其施加第一输入信号a的第一栅极线gl31_3、对其施加第二输入信号b的第二栅极线gl32_3以及对其施加进位输入信号ci的第三栅极线gl33_3。第四电路区域moda4_3可以包括对其施加第一输入信号a的第一栅极线gl41_3、对其施加第二输入信号b的第二栅极线gl42_3以及对其施加进位输入信号ci的第三栅极线gl43_3。
89.加法器单元fac_3可以布置在彼此相邻的第一行r1至第四行r4中。在示例性实施例中，第一电路区域moda1_3可以布置在第一行r1中，第二电路区域moda2_3可以布置在第二行r2中，第三电路区域moda3_3可以布置在第三行r3中，以及第四电路区域moda4_3可以布置在第四行r4中。第一行r1至第四行r4可以彼此相邻，并且第一行r1至第四行r4在y轴方向上的高度可以彼此相等或不同，并且可以变化。
90.在示例性实施例中，在第一电路区域moda1_3中形成的第一栅极线gl11_3、在第二电路区域moda2_3中形成的第一栅极线gl21_3、在第三电路区域moda3_3中形成的第一栅极线gl31_3以及在第四电路区域moda4_3中形成的第一栅极线gl41_3中的至少一些可以在y轴方向上对齐。在示例性实施例中，在第一电路区域moda1_3中形成的第一栅极线gl11_3、在第二电路区域moda2_3中形成的第一栅极线gl21_3、在第三电路区域moda3_3中形成的第一栅极线gl31_3以及在第四电路区域moda4_3中形成的第一栅极线gl41_3可以对齐。在第一电路区域moda1_3中形成的第一栅极线gl11_3、在第二电路区域moda2_3中形成的第一栅极线gl21_3、在第三电路区域moda3_3中形成的第一栅极线gl31_3以及在第四电路区域
moda4_3中形成的第一栅极线gl41_3中的至少一些可以形成一个栅极线图案。根据实施例的加法器单元fac_3不限于此，并且在第一电路区域moda1_3中形成的第一栅极线gl11_3、在第二电路区域moda2_3中形成的第一栅极线gl21_3、在第三电路区域moda3_3中形成的第一栅极线gl31_3以及在第四电路区域moda4_3中形成的第一栅极线gl41_3可以分别地形成在y轴方向上对齐的单独的栅极线图案。
91.在示例性实施例中，在第一电路区域moda1_3中形成的第二栅极线gl12_3、在第二电路区域moda2_3中形成的第二栅极线gl22_3、在第三电路区域moda3_3中形成的第二栅极线gl32_3以及在第四电路区域moda4_3中形成的第二栅极线gl42_3中的一些可以在y轴方向上对齐。例如，第二栅极线gl12_3、gl22_3、gl32_3和gl42_3中的至少一些可以形成一个栅极线图案。根据实施例的加法器单元fac_3不限于此，并且第二栅极线gl12_3、gl22_3、gl32_3和gl42_3可以分别地形成在y轴方向上对齐的单独的栅极线图案。
92.在示例性实施例中，在第一电路区域moda1_3中形成的第三栅极线gl13_3、在第三电路区域moda3_3中形成的第三栅极线gl33_3和在第四电路区域moda4_3中形成的第三栅极线gl43_3中的一些可以在y轴方向上对齐。例如，第三栅极线gl13_3、gl33_3和gl43_3中的至少一些可以形成一个栅极线图案。根据实施例的加法器单元fac_3不限于此，并且第三栅极线gl13_3、gl33_3和gl43_3可以分别地形成在y轴方向上对齐的单独的栅极线图案。
93.在示例性实施例中，加法器单元fac_3可以包括不多于三个连接到第一栅极线gl11_3、gl21_3、gl31_3和gl41_3的第一通孔，并且第一通孔可以布置在第一行r1至第四行r4中的一个中。另外，在示例性实施例中，加法器单元fac_3可以包括不多于三个连接到第二栅极线gl12_3、gl22_3、gl32_3和gl42_3的第一通孔，并且第一通孔可以布置在第一行r1至第四行r4中的一个中。另外，在示例性实施例中，加法器单元fac_3可以包括不多于三个连接到第三栅极线gl13_3、gl33_3和gl43_3的第一通孔，并且第一通孔可以布置在第一行r1至第四行r4中的一个中。
94.图9是根据示例性实施例的加法器单元hac的框图，而图10是根据示例性实施例的加法器单元的电路图。
95.参考图9，加法器单元hac可以是半加法器单元，并且在加法器单元hac中形成的电路可以是计算两个输入位之和的逻辑组合电路。加法器单元hac可以接收第一输入信号a和第二输入信号b，并且可以通过第一输入信号a和第二输入信号b来输出和信号s以及进位输出信号co。
96.参考图9和图10，加法器单元hac可以包括第一电路hmod1和第二电路hmod2，并且还可以包括连接到第一节点n1’并且输出进位输出信号co的反相器以及连接到第二节点n2’并且输出和信号s的反相器。第一电路hmod1和第二电路hmod2可以分别地接收第一输入信号a和第二输入信号b，并且可以分别地输出第一输出和第二输出。在实施例中，第一电路hmod1可以输出第一输出，并且第二电路hmod2可以输出第二输出。第一输出和第二输出可以如下计算。cob可以意味着进位输出信号co的反相信号。
[0097][0098]
第二输出＝cob(a b)ab
[0099]
第一电路hmod1可以包括第一输入信号a输入到其栅极端的第一p型晶体管pt11’、第二输入信号b输入到其栅极端的第二p型晶体管pt12’、第一输入信号a输入到其栅极端的
第一n型晶体管nt11’以及第二输入信号b输入到其栅极端的第二n型晶体管nt12’。
[0100]
第一电压vdd可以施加到第一p型晶体管pt11’和第二p型晶体管pt12’中的每个的第一端，并且第一p型晶体管pt11’和第二p型晶体管pt12’中的每个的第二端可以连接到第一节点n1’。第二电压vss可以施加到第二n型晶体管nt12’的第一端，并且第二n型晶体管nt12’的第二端可以连接到第一n型晶体管nt11’。第一n型晶体管nt11’的第一端可以连接到第二n型晶体管nt12’，并且第一n型晶体管nt11’的第二端可以连接到第一节点n1’。
[0101]
第二电路hmod2可以包括第一输入信号a输入到其栅极端的第一p型晶体管pt21’、第二输入信号b输入到其栅极端的第二p型晶体管pt22’以及其栅极端连接到第一节点n1’的第三p型晶体管pt23’。另外，第二电路hmod2可以包括第一输入信号a输入到其栅极端的第一n型晶体管nt21’、第二输入信号b输入到其栅极端的第二n型晶体管nt22’以及其栅极端连接到第一节点n1’的第三n型晶体管nt23’。
[0102]
第一p型晶体管pt21’的第一端可以连接到第二p型晶体管pt22’，并且第一p型晶体管pt21’的第二端可以连接到第二节点n2’。第一电压vdd可以施加到第二p型晶体管pt22’和第三p型晶体管pt23’中的每个的第一端，第二p型晶体管pt22’的第二端可以连接到第一p型晶体管pt21’，并且第三p型晶体管pt23’的第二端可以连接到第二节点n2’。
[0103]
第一n型晶体管nt21’和第二n型晶体管nt22’中的每个的第一端可以连接到第三n型晶体管nt23’，并且第一n型晶体管nt21’和第二n型晶体管nt22’中的每个的第二端可以连接到第二节点n2’。第二电压vss可以施加到第三n型晶体管nt23’的第一端，并且第三n型晶体管nt23’的第二端可以连接到第一n型晶体管nt21’和第二n型晶体管nt22’。
[0104]
因此，加法器单元hac可以包括七个p型晶体管和七个n型晶体管，即14个晶体管。加法器单元hac中所包括的晶体管可以布置在加法器单元hac的第一列或第二列中。下面将参考图11和图12来描述加法器单元hac中所包括的晶体管的布置的示例。
[0105]
图11是示出根据示例性实施例的包括加法器单元hac的集成电路10’的布局的平面图。
[0106]
参考图11，集成电路10’中所包括的加法器单元hac可以包括在其中形成第一电路(例如，图10的hmod1)的第一电路区域hmoda1和在其中形成第二电路(例如，图10的hmod2)的第二电路区域hmoda2。第一电路区域hmoda1可以包括对其施加第一输入信号a的第一栅极线gl11’和对其施加第二输入信号b的第二栅极线gl12’，并且第二电路区域hmoda2可以包括对其施加第一输入信号a的第一栅极线gl21’和对其施加第二输入信号b的第二栅极线gl22’。第一栅极线和第二栅极线gl11’、gl12’、gl21’和gl22’中的每个可以形成在y轴方向上延伸的栅极线图案。
[0107]
加法器单元hac可以布置在第一行r1和第二行r2中。在示例性实施例中，第一电路区域hmoda1可以布置在第一行r1中，并且第二电路区域hmoda2可以布置在第二行r2中。第一行r1和第二行r2可以彼此相邻。
[0108]
在示例性实施例中，第一电路区域hmoda1的第一栅极线gl11’和第二电路区域hmoda2的第一栅极线gl21’可以在y轴方向上对齐，并且第一电路区域hmoda1的第二栅极线gl12’和第二电路区域hmoda2的第二栅极线gl22’可以在y轴方向上对齐。例如，第一电路区域hmoda1的第一栅极线gl11’和第二电路区域hmoda2的第一栅极线gl21’可以形成一个栅极线图案，并且第一电路区域hmoda1的第二栅极线gl12’和第二电路区域hmoda2的第二栅
极线gl22’可以形成一个栅极线图案。即，第一电路区域hmoda1的第一栅极线gl11’可以形成在y轴方向上、在第一行r1和第二行r2中连续地延伸的栅极线图案。根据实施例的加法器单元hac不限于此。第一电路区域hmoda1的第一栅极线gl11’和第二电路区域hmoda2的第一栅极线gl21’可以分别地形成在y轴方向上对齐的单独的栅极线图案，并且可以通过第一金属层m1和第二金属层m2彼此连接。
[0109]
图12是示出根据示例性实施例的加法器单元hac的布局的平面图，其为图11所示的加法器单元hac的详细示例。
[0110]
参考图12，第一输入信号a可以施加到加法器单元hac中所包括的第一栅极线gl11’和gl21’，并且第二输入信号b可以施加到加法器单元hac中所包括的第二栅极线gl12’和gl22’。
[0111]
在示例性实施例中，因为第一电路区域hmoda1和第二电路区域hmoda2的第一栅极线gl11’和gl21’形成一个栅极线图案，所以加法器单元hac可以包括连接到第一栅极线gl11’和gl21’的一个第一通孔v0’。另外，在示例性实施例中，因为第一电路区域hmoda1和第二电路区域hmoda2的第二栅极线gl12’和gl22’形成一个栅极线图案，所以加法器单元hac可以包括连接到第二栅极线gl12’和gl22’的一个第一通孔v0。因此，连接到第一栅极线gl11’和gl21’的第一通孔v0’可以布置在第一行r1和第二行r2中的一个中，并且连接到第二栅极线gl12’和gl22’的第一通孔v0可以布置在第一行r1和第二行r2中的一个中。
[0112]
在示例性实施例中，从第一电路区域hmoda1输出的进位输出信号(例如，图10的co)的反相信号cob(例如，图10的第一节点n1’的电压)可以通过第一金属层m1的图案mp’和栅极线gn’施加到第二电路区域hmoda2。在示例性实施例中，栅极线gn’可以形成在第一行r1和第二行r2中连续地延伸的栅极线图案。在示例性实施例中，连接到被施加了进位输出信号co的反相信号cob的栅极线gn’的第一通孔v0”可以布置在第一行r1和第二行r2中的一个中，并且第一通孔的数量可以是1。
[0113]
在根据实施例的加法器单元hac中，第一栅极线gl11’和gl21’可以在y轴方向上对齐，或者第二栅极线gl12’和gl22’可以在y轴方向上对齐。因此，为了将形成在加法器单元hac中的晶体管彼此连接或将第一输入信号a和第二输入信号b施加到晶体管，可以减小形成在加法器单元hac中的第一金属层m1或第二金属层m2的图案(例如，金属线)的接线长度。因此，可以减小形成在加法器单元hac中的输入/输出引脚的电容和加法器单元hac的单元延迟。另外，可以减小包括加法器单元hac的集成电路(例如，图11的集成电路10’)的功耗。
[0114]
图13是示出根据示例性实施例的制造集成电路的方法的流程图。
[0115]
参考图13，标准单元库d10可以包括关于标准单元的信息，例如，功能信息、特性信息和布局信息。标准单元库d10可以包括定义标准单元布局的数据。标准单元库d10可以定义加法器单元(例如，参考图1至图12描述的加法器单元fac、fac_1、fac_2、fac_3和hac)的布局。
[0116]
在操作s10中，可以执行从rtl数据生成网表(netlist)数据的逻辑合成操作。例如，半导体设计工具(例如，逻辑合成工具)可以通过参考标准单元库d10执行逻辑合成，从由诸如vhsic硬件描述语言(vhdl)或verilog的硬件描述语言(hdl)创建的rtl数据来生成包括位流或网表的网表数据。
[0117]
在操作s20中，参考标准单元库d10，可以执行从网表数据生成布局数据d20的布局
和布线(place and routing，p&r)操作。在p&r操作s20中，可以布置标准单元，可以生成互连，以及可以生成布局数据d20。
[0118]
例如，半导体设计工具(例如，p&r工具)可以参考标准单元库d10从网表数据布置多个标准单元。例如，半导体设计工具可以参考标准单元库d10来选择通过网表数据定义的标准单元的布局中的一个，并且可以布置所选择的标准单元的布局。例如，半导体设计工具可以选择参考图1至图12描述的加法器单元fac、fac_1、fac_2、fac_3和hac中的至少一个，并且可以将所选择的一个布置为加法器单元。
[0119]
相互连接可以电连接标准单元的输出引脚和输入引脚，并且可以包括例如至少一个通孔和至少一个布线接线线路(routing wiring line)。布局数据d20可以具有诸如gdsii的格式，并且可以包括标准单元和相互通信的几何信息
[0120]
在操作s30中，可以执行光学邻近校正(opc)。opc可以指代用于通过由在制造集成电路的半导体工艺中所包括的光刻来校正由光的特性引起的诸如折射的失真现象而形成期望形状的图案的工作，并且掩膜上的图案可以通过将opc施加到布局数据d20来确定。
[0121]
在操作s40中，可以执行制造掩膜的操作。例如，可以通过将opc应用到布局数据d20来定义掩膜上的图案，以便形成在多个层中形成的图案，并且可以制造用于在多个层中形成图案的至少一个掩膜(或光掩膜)。
[0122]
在操作s50中，可以执行制造集成电路的操作。例如，可以通过使用在操作s40中制造的至少一个掩膜来图案化多个层，来制造集成电路。在示例性实施例中，操作s50可以包括操作s51和s52。
[0123]
在操作s51中，可以执行前道工序(front-end-of-line，feol)工艺。feol可以指代在集成电路制造工艺中在衬底上形成单个元件(例如晶体管、电容器和电阻器)的工艺。
[0124]
在操作s52中，可以执行后道工序(back-end-of-line，beol)工艺。beol可以指代在集成电路制造工艺中将单个元件(例如，晶体管、电容器和电阻器)彼此连接的工艺。
[0125]
图14是示出根据示例性实施例的包括存储程序的存储器的计算系统1000的框图。在根据示例性实施例的制造集成电路的方法(例如，制造图13的集成电路的方法)中所包括的工艺中的至少一些可以由计算系统1000执行。
[0126]
参考图14，计算系统1000可以是诸如桌面型计算机、工作站或服务器的固定计算系统，或者诸如膝上型计算机的便携式计算系统。计算系统1000可以包括处理器1100、输入和输出设备1200、网络接口1300、随机存取存储器(ram)1400、只读存储器(rom)1500和存储装置1600。处理器1100、输入和输出设备1200、网络接口1300、ram 1400、rom 1500和存储装置1600可以通过总线1700相互通信。
[0127]
处理器1100可以被称为处理单元，并且可以包括例如能够执行任意指令集的至少一个核心，诸如微处理器、应用处理器(ap)、数字信号处理器(dsp)或图形处理单元(gpu)。例如，处理器1100可以通过总线1700访问存储器，即ram 1400或rom 1500，并且可以执行在ram 1400或rom 1500中所存储的指令。
[0128]
ram 1400可以存储用于制造根据示例性实施例的集成电路的程序1400_1或程序1400_1的至少一部分。例如，程序1400_1可以包括半导体设计工具，并且可以包括例如逻辑合成工具和p&r工具。
[0129]
程序1400_1可以使处理器1100执行在图13的制造集成电路的方法中所包括的工
艺中的至少一些。即，程序1400_1可以包括可以由处理器1100执行的多个指令，并且在程序1400_1中所包括的多个指令可以使处理器1100执行在图13的制造集成电路的方法中所包括的工艺中的至少一些。
[0130]
尽管被供给到计算系统1000的电力被阻断，但是存储装置1600可能不丢失所存储的数据。例如，存储装置1600可以包括非易失性存储设备或存储介质，诸如磁带、光盘或磁盘。根据示例性实施例存储装置1600可以存储程序1400_1，并且在由处理器1100执行程序1400_1之前，程序1400_1或其至少一部分可以从存储装置1600加载到ram 1400上。非典型地，存储装置1600可以存储由程序语言创建的文件，并且由编译器从文件或其至少一部分生成的程序1400_1可以被加载到ram 1400上。
[0131]
存储装置1600可以存储数据库1600_1，并且数据库1600_1可以包括设计集成电路所需要的信息。例如，数据库1600_1可以包括图13的标准单元库d10。另外，存储装置1600可以存储要由处理器1100处理的数据或由处理器1100处理过的数据。
[0132]
输入和输出设备1200可以包括诸如键盘或指点设备的输入设备和诸如显示设备或打印机的输出设备。网络接口1300可以提供对计算系统1000外部的网络的访问。
[0133]
虽然已经具体地示出和描述了实施例，但是将理解，在不脱离以下权利要求的精神和范围的情况下，可以在形式上和细节上进行各种改变。