半导体装置及其制造方法与流程

1.本公开实施例是关于半导体装置，特别是关于多栅极装置。


背景技术：

2.电子产业对更小及更快的电子装置经历了不断增长的需求，其同时能支持大量越来越复杂及精密的功能性。因此，在半导体产业中一直存在制造低成本、高效能、及低功耗集成电路(integrated circuit；ic)的趋势。迄今为止，这些目标很大部分已借由微缩化半导体集成电路尺寸(例如最小部件尺寸)来实现且因此改善了生产效率及降低了相关成本。然而，此微缩化也同样增加了半导体生产制程复杂度。因此，若要在半导体集成电路及装置中实现持续的进展，也需要在半导体生产制程及技术中有近似的进展。
3.近来，多栅极装置已被导入以借由增加栅极通道耦合、降低截止状态(off-state)电流、及降低短通道效应(short-channel effects；sces)来试图改善栅极控制。其中一种被导入的多栅极装置为鳍式场效晶体管(fin field-effect transistors；finfets)。鳍式场效晶体管的名称是来自于其具有从所形成的基板上延伸出来的鳍片状结构，而这些鳍片状结构则被用来形成场效晶体管的通道。另一种为了解决与鳍式场效晶体管相关的性能挑战而被导入的多栅极装置为全绕式栅极(gate-all-around；gaa)晶体管。全绕式栅极晶体管的名称是来自于其具有完全绕着通道延伸的栅极结构，其提供了比鳍式场效晶体管更好的静电(electrostatic)控制。鳍式场效晶体管以及全绕式栅极晶体管与传统的互补式金属-氧化物-半导体(complementary metal-oxide-semiconductor；cmos)制程相容，且它们的三维(three-dimensional)结构允许其能激进地微缩化同时维持栅极控制及减轻短通道效应(sces)。
4.一般来说，在例如鳍式场效晶体管不再能满足装置性能要求的情况下，可转而实施全绕式栅极晶体管。然而，全绕式栅极晶体管的制造为半导体生产制程带来了新的挑战，并导致了相关的装置可靠度问题。因此，现有的技术尚未被证明在所有面向上都完全令人满意。


技术实现要素：

5.本公开实施例提供一种半导体装置的制造方法，包含提供自基板延伸的鳍片，其中鳍片包含外延层堆叠，外延层堆叠具有由多个虚置层穿插的多个半导体通道层；移除半导体装置的源极/漏极区之内的外延层堆叠的一部分以形成沟槽于源极/漏极区中，沟槽露出所述半导体通道层以及所述虚置层的多个横向表面；在形成沟槽之后，执行虚置层凹蚀(recess)制程以横向地蚀刻所述虚置层的多个末端并沿着沟槽的侧壁形成多个第一凹槽；以及沿着所述半导体通道层露出的那些横向表面以及那些第一凹槽之内顺应地形成盖层。
6.本公开实施例提供一种半导体装置的制造方法，包含提供鳍片结构，包含第一成分的多个外延层被第二成分的多个外延层所穿插，其中第一成分的那些外延层至少为第二成分的那些外延层的两倍厚；形成虚置栅极于鳍片结构上方以及形成间隔物层于虚置栅极
的多个侧壁上；蚀刻第一成分的那些外延层的多个横向末端以形成多个凹槽，那些凹槽设置于间隔物层下方以及于第二成分的多个相邻的外延层之间；以及形成硅盖层于第二成分的那些外延层的相对末端上以及于那些凹槽之内。
7.本公开实施例提供一种半导体装置，包含鳍片，自基板延伸，其中鳍片包括多个半导体通道层，且其中所述半导体通道层的每个半导体通道层包括通道区以及轻掺杂漏极区；盖层，围绕所述半导体通道层的每个半导体通道层的轻掺杂漏极区；以及多个内间隔物，设置于盖层的多个第一部分之间，盖层的那些第一部分设置于所述半导体通道层的多个相邻的半导体通道层的轻掺杂漏极区中；其中轻掺杂漏极区中的所述半导体通道层的第一厚度结合盖层的第二厚度，提供轻掺杂漏极区中的所述半导体通道层的有效厚度，且其中有效厚度大于通道区中的所述半导体通道层的第三厚度。
附图说明
8.由以下的详细叙述配合所附图式，可最好地理解本公开实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本公开实施例的特征。
9.图1是根据一些实施例，提供了多栅极装置的简化上视布局示意图。
10.图2是根据本公开的一或多个面向，绘示出制造半导体装置300的方法的流程示意图。
11.图3、图4、图5、图6、图7、图8、图9、图10a、图10b、图10c、图11a、图11b、图11c以及图12是根据一些实施例，提供了半导体装置300的实施例沿着实质上平行于由图1的截面a-a’所定义的平面的剖面示意图。
12.其中，附图标记说明如下：
13.100：多栅极装置
14.104：鳍片元件
15.105：源极/漏极区
16.107：源极/漏极区
17.108：栅极结构
18.200：方法
19.202：区块
20.204：区块
21.206：区块
22.208：区块
23.210：区块
24.212：区块
25.214：区块
26.216：区块
27.218：区块
28.220：区块
29.300：半导体装置
30.304：基板
31.304a：鳍片的基板部分
32.306：鳍片
33.308：外延层
34.310：外延层
35.316：栅极堆叠
36.320：介电层
37.322：电极层
38.328：间隔物层
39.330：沟槽
40.402：凹槽
41.405：虚线
42.502：盖层
43.602：内间隔物
44.702：凹槽
45.802：源极/漏极部件
46.804：孔洞
47.902：间隙
48.904：凹面轮廓
49.1002：表面
50.1004：表面
51.1102：栅极介电质
52.1104：金属层
53.1105：孔洞
54.a-a’：截面
55.a：厚度
56.b：厚度
57.b1：厚度
58.c：厚度
59.w1：宽度
60.w2：宽度
61.w3：宽度
62.w4：宽度
63.w5：宽度
具体实施方式
64.以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本公开实施例的说明。当然，这些仅仅是范例，并非用以限定本公开实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能
包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本公开实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
65.再者，其中可能用到与空间相对用词，例如「在
……
之下」、「下方」、「较低的」、「上方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
66.同样值得注意的是，本公开以多栅极晶体管(multi-gate transistors)的形式呈现了多个实施例。多栅极晶体管包含那些栅极结构形成于通道区的至少两侧上的晶体管。这些多栅极装置可包含p型金属-氧化物-半导体装置或n型金属-氧化物-半导体多栅极装置。由于具有鳍片状结构，本公开可呈现特定的示例且其被称作鳍式场效晶体管(finfets)。本公开同样呈现了多栅极晶体管的类型的多个实施例，其被称作全绕式栅极(gaa)晶体管。全绕式栅极晶体管包含具有形成于通道区的四侧(例如，围绕通道区的一部分)上的栅极结构或栅极结构的部分的任意装置。本公开呈现的装置同样包含具有将通道区设置于半导体通道层中的多个实施例。在各种实施例中，半导体通道层可包含(多个)纳米片(nanosheet)通道、(多个)纳米线(nanowire)通道、(多个)条型(bar-shaped)通道、及/或其他合适的通道配置。本公开呈现的多个装置的多个实施例可具有与单个、连续的栅极结构相关的一或多个通道区(例如，多个半导体通道层)。然而，本公开所属技术领域中具有通常知识者将理解此教示可应用至单个通道(例如，单个半导体通道层)或任意数目的通道。本公开所属技术领域中具有通常知识者将理解可从本公开的多个面向受益的半导体装置的其他示例。
67.在至少一些现有的实施例中，在轻掺杂漏极(lightly-doped drain；ldd)区的电流拥挤(current crowding)仍然是一个问题，且从源极/漏极(source/drain；s/d)区至通道区的应变(strain)效率一直很差。这部分是由各种制程相关(process-related)的问题所造成的。举例来说，在一些情况中，在替换栅极(replacement gate；rpg)制程期间，移除薄的虚置层(dummy layer)(穿插于相邻的半导体通道层)可能会非常困难。此外，不均匀的膜层厚度(例如半导体通道层的厚度)可能会使装置性能下降，不均匀的膜层厚度在一些情况中可能是由于为了形成h形(或狗骨头形)半导体通道层的替换栅极制程时所进行的片修整(sheet trim)制程所导致。
68.本公开实施例提供了数个优点于现有技术领域，应理解的是，并非全部的优点皆已必然在此讨论，也非所有实施例都需要具备特定的优点，且其他实施例可提供不同的优点。举例来说，本公开描述的实施例包含提供具有h形(或狗骨头形)的半导体通道层，同时能克服各种现有挑战的多栅极装置(例如，提供诸如全绕式栅极晶体管)的数个方法以及结构。在一些示例中，根据本公开实施例所制造的装置在轻掺杂漏极区(ldd)提供了更好的电流散布，反过来造成了电阻的降低(例如，r
ov
、r
extension
)。至少一些实施例同样提供了来自源极/漏极应力源(stressor)的更强的通道应变效率。此外，各种实施例借由维持薄片高度结构(thin sheet height structure)(例如，薄的半导体通道层)来提供良好的短通道控制。
69.在一些实施例中，在外延成长的超级晶格(super lattice)(例如，超级晶格包含交替的多个半导体通道层以及多个虚置层)中，可能有薄的半导体通道层厚度，同时在替换栅极(rpg)时具有较少(或者没有)片修整，从而改善半导体通道层厚度的均匀性。此外，在一些实施例中，较薄的半导体通道层厚度可对应至较厚的虚置层厚度，其中较厚的虚置层有助于在替换栅极时促进虚置层的移除并改善金属栅极间隙(gap)的填充或多重功函数金属的图案化。
70.在各种实施例中，h形(或狗骨头形)的半导体通道层可在源极/漏极制程期间形成(例如，在诸如源极/漏极蚀刻制程以及可选地(optionally)进行后续虚置层凹蚀制程期间形成)。一般来说，在一些实施例中，位于栅极侧壁间隔物下方的较厚的半导体通道层(至少部分地定义了h形或狗骨头形)可用来减少电流拥挤的风险，同时也提供了更均匀的半导体通道层(例如，由于进行了更少的片修整)以提供更好的短通道控制。此外，本公开讨论的各种实施例以及优点的至少一些面向是借由使用额外的硅(si)盖层来实现，此硅盖层是在凹蚀虚置层之前以及内间隔物的形成之后形成的，如本公开所讨论。在一些示例中，额外的硅盖层可同样有助于防止内间隔物以及源极/漏极在虚置层移除制程期间受到损害。在一些情况中，额外的硅盖层可能有助于在栅极侧壁间隔物下方形成较厚的半导体通道层。
71.一般来说，在一些实施例中，根据本公开的各种方法所制造的装置可提供：(i)在超级晶格(半导体通道层虚置层)的形成期间的均匀以及薄的片厚度、(ii)改善片的形成以及在置换栅极(rpg)时功函数金属的图案化制程(例如，由于具有较薄的半导体通道层，可提供较厚的虚置层，而装置整体的高度实质上仍维持定值)、(iii)由于在置换栅极时进行了更少(或没有进行)片修整，沿着通道可具有更均匀的片高度、(iv)借由间隔物下方的h形(或狗骨头形)的半导体通道层可具有来自源极/漏极应力源的更强的通道应变效率、(v)借由h形(或狗骨头形)的半导体通道层的伸展区具有较少的电流拥挤、(vi)由于表面钝化以及内间隔物与半导体通道层之间的更好的界面(例如，更少的缺陷(defects/dit))，可具有更好的r
ov
/r
extension
电阻、(vii)在虚置片(虚置层)移除制程期间，蚀刻为自限制(self-limited)(例如，作为蚀刻停止层)、以及(viii)在虚置层的移除期间，由于较少的内间隔物损失以及源极/漏极外延损害，减少了栅极至源极/漏极、及/或栅极至md的漏电流的风险。其他的实施例以及优点对本公开所属技术领域中具有通常知识者来说，在阅读本公开之后将是显而易见的。
72.为了下方的讨论，图1提供了多栅极装置100的简化上视布局示意图。在各种实施例中，多栅极装置100可包含鳍式场效晶体管(finfets)装置、全绕式栅极(gaa)装置、或其他类型的多栅极装置。多栅极装置100可包含多个鳍片元件104，自基板延伸；栅极结构108，设置于鳍片元件104上方并环绕鳍片元件104；以及源极/漏极区105、107，其中源极/漏极区105、107形成于鳍片元件104中、于鳍片元件104上、及/或环绕鳍片元件104。多栅极装置100的通道区(可包含多个半导体通道层(例如，当多栅极装置100包含全绕式栅极晶体管时))设置于鳍片元件104之内、于栅极结构108下方、以及沿着实质上平行于由图1的截面a-a’所定义的平面。在一些实施例中，侧壁间隔物可同样形成于栅极结构108的多个侧壁上。多栅极装置100的各种其他部件将在下方参见图2的方法进行更详细地讨论。
73.参见图2，根据各种实施例，图2中绘示的是包含制造半导体装置300(例如，包含多栅极装置)的制造半导体的方法200。下方将参见全绕式栅极(gaa)晶体管的制造来讨论方
法200。然而，应理解的是，方法200的多个面向可同样适用于其他类型的多栅极装置，或者适用于由多栅极装置所实施的其他类型的装置，而不悖离本公开的范围。在一些实施例中，方法200可以用于制造上方参见图1所描述的多栅极装置100。因此，上方参见多栅极装置100所讨论的一或多个面向可同样适用于方法200。应理解的是，方法200包含了具有互补式金属-氧化物-半导体(cmos)技术制程流程的特征的步骤，因此，在本公开中仅作简要描述。另外，可执行额外的步骤于方法200之前、期间、及/或之后。
74.更值得注意的是，在一些实施例中，半导体装置300可包含各种其他装置以及部件，诸如其他类型的装置，例如额外的晶体管、双极性接面晶体管(bipolar junction transistors；bjt)、电阻器、电容器、电感器(inductors)、二极管(diodes)、保险丝(fuses)、及/或其他的逻辑电路等，但为了更好地理解本公开的发明概念而被简化。在一些实施例中，半导体装置300包含可互相连接的多个半导体装置(例如，晶体管)。此外，值得注意的是，方法200的制程步骤，包含参见图示所给出的任何描述，都仅为例示性的描述，且不意图将本公开作出除了权利要求中明确记载范围之外的限制。
75.方法200开始于区块202，其提供了包含部分地制造的装置的基板。参见图3的示例，在区块202的实施例中，提供了部分地制造的装置300。图3、图4、图5、图6、图7、图8、图9、图10a、图10b、图10c、图11a、图11b、图11c以及图12提供了半导体装置300的实施例沿着实质上平行于由图1的截面a-a’所定义的平面(例如，沿着鳍片306的方向)的剖面示意图。装置300可形成于基板304上。在一些实施例中，基板304可为半导体基板，诸如硅基板。基板304可包含各种膜层，包括形成于半导体基板上的导电层或绝缘层。基板304可包含各种掺杂配置，取决于本公开所属技术领域中已知的设计需求。基板304可同样包含其他的半导体，诸如锗、碳化硅(sic)、硅锗(sige)、或钻石。替代地，基板304可包含化合物半导体及/或合金半导体。此外，基板304可以可选地包含外延层(epitaxial layer；epi-layer)，其可以为了增强性能而产生应变、可以包含绝缘体上覆硅(silicon-on-insulator；soi)结构、及/或具有其他合适的增强部件。
76.如图3所绘示，装置300包含鳍片306，其具有基板部分304a(形成自基板304)、第一成分的外延层308以及穿插第一成分的外延层308的第二成分的外延层310。在一些情况中，可形成浅沟槽隔离(shallow trench isolation；sti)部件以将鳍片306从邻近的鳍片隔离。对本公开的讨论而言，第一成分的外延层308包含上方提及的虚置层，而第二成分的外延层310包含上方提及的半导体通道层。在实施例中，第一成分的外延层308包含sige，而第二成分的外延层310包含硅(si)。同样值得注意的是，虽然第一成分的外延层308以及第二成分的外延层310在鳍片306之内被绘示为具有特定的堆叠顺序，第二成分的外延层310为外延层308以及外延层310的堆叠的最顶层，但也有可能是其他配置。举例来说，在一些情况中，第一成分的外延层308可替代地成为外延层308以及外延层310的堆叠的最顶层。换句话说，可以切换第一成分的外延层308以及第二成分的外延层310的成长顺序以及它们的堆叠顺序，或者是与本公开的图式所绘示的不同，同时维持在本公开的范围之内。
77.在各种实施例中，外延层310(例如，包含第二成分)或外延层310的多个部分可形成为装置300的全绕式栅极(gaa)晶体管的通道区。举例来说，如上方所提及，外延层310可被称作半导体通道层，其被用来形成全绕式栅极晶体管的通道区。在各种实施例中，半导体通道层(例如，外延层310或其多个部分)可包含(多个)纳米片通道、(多个)纳米线通道、(多
个)条型通道、及/或其他合适的通道配置。在一些实施例中，半导体通道层可同样用来形成全绕式栅极晶体管的源极/漏极部件的多个部分。
78.值得注意的是，虽然鳍片306被绘示为包含三(3)层的外延层308以及三(3)层的外延层310，其仅是为了说明的目的，且不意图将本公开作出除了权利要求中明确记载范围之外的限制。可以理解的是，可形成任意数目的外延层，举例来说，外延层的数目取决于全绕式栅极(gaa)晶体管所需的半导体通道层的数目。在一些实施例中，外延层310的数目，也就是半导体通道层的数目，是在3到10之间。
79.在一些实施例中，第一成分的外延层308(虚置层)各自具有范围为约5纳米至约15纳米的厚度。在一些情况中，第二成分的外延层310(半导体通道层)各自具有范围为约5纳米至约15纳米的厚度。如上方所提及，外延层310可作为后续形成的多栅极装置(例如，全绕式栅极(gaa)晶体管)的(多个)通道区，且外延层310的厚度可至少部分地基于装置性能的考量来作选择。外延层308可作为定义后续形成的多栅极装置的相邻的(多个)通道区之间的间隙距离，且外延层308的厚度也可至少部分地基于装置性能的考量来作选择。在一些实施例中，外延层310(半导体通道层)的厚度可以小于外延层308(虚置层)的厚度。在一些示例中，半导体通道层(外延层310)与虚置层(外延层308)之间的厚度比例可为约1/2至约1/5。一般来说，在各种情况中，虚置层(外延层308)可至少为半导体通道层(外延层310)的两倍厚。因此，本公开实施例提供了一种与半导体通道层相比明显更厚的虚置层。因此，较厚的虚置层有助于在替换栅极(rpg)时促进虚置层的移除，并改善金属栅极间隙的填充或多重功函数金属的图案化。
80.装置300更包含栅极堆叠316，形成于鳍片306上方。在实施例中，栅极堆叠316为虚置(牺牲)的栅极堆叠，其随后在装置300的后续制程阶段被移除并以最终的栅极堆叠替换。举例来说，栅极堆叠316在随后的制程阶段可替换为高介电常数(high-k；hk)介电层以及金属栅极电极(metal gate；mg)。虽然本公开的讨论是针对替换栅极(栅极后制(gate-last))制程，据此形成虚置栅极结构并随后进行替换，但也有可能为其他的配置(例如，进行诸如栅极先制(gate-first)制程)。鳍片306位于栅极堆叠316下方的部分可被称作装置300的通道区。栅极堆叠316可同样定义鳍片306的源极/漏极区，举例来说，鳍片306相邻于通道区并位于通道区的相对两侧的区域。
81.在一些实施例中，栅极堆叠316包含介电层320以及电极层322。在一些情况中，可形成一或多个硬遮罩层(例如，包含氧化层及/或氮化层)于栅极堆叠316上方。在一些实施例中，介电层320包含氧化硅。替代地或者额外地，介电层320可包含氮化硅、高介电常数介电材料、或其他合适的材料。在一些实施例中，电极层322可包含多晶硅(polycrystalline silicon；polysilicon)。在一些示例中，可形成可选的牺牲层于介电层320的正下方。可选的牺牲层可包含sige、ge、或其他适当的材料，且在一些情况中，在先前的制程步骤期间可用来防止纳米片的损失(例如，来自诸如外延层308以及外延层310的材料的损失)。
82.在一些实施例中，可形成一或多个间隔物层328于栅极堆叠316的多个侧壁上。在一些情况中，一或多个间隔物层328可包含介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、sicn、碳氧化硅、siocn、低介电常数材料(例如，具有介电常数k小于7的材料)、及/或上述的组合。在一些实施例中，一或多个间隔物层328包含多个膜层，诸如主要间隔物层、衬层(liner)、以及类似的膜层。值得注意的是，在各种实施例中，第二成分的外延层310(半导体
通道层)设置于一或多个间隔物层328下方的多个部分可被定义为装置300的轻掺杂漏极区(ldd)。如本公开的图示所绘示，装置300相邻于轻掺杂漏极区的通道区的边界被示意地绘示为虚线405。
83.方法200接着进行至区块204，执行源极/漏极蚀刻制程。继续参见图3，在区块204的实施例中，对装置300执行源极/漏极蚀刻制程。在一些实施例中，执行源极/漏极蚀刻制程以移除在装置300的源极/漏极区中露出的第一成分的外延层308以及第二成分的外延层310并形成沟槽330，沟槽330露出其下方的基板304的部分。源极/漏极蚀刻制程同样也用作露出外延层308以及外延层310的横向表面，如图3所绘示。在一些实施例中，源极/漏极蚀刻制程可同样移除一或多个间隔物层328的多个部分(例如，自栅极堆叠316的顶表面移除)。在一些实施例中，源极/漏极蚀刻制程可包含干式蚀刻制程、湿式蚀刻制程、及/或上述的组合。
84.方法200接着进行至区块206，执行虚置层凹蚀制程。参见图3以及图4，在区块206的实施例中，对装置300执行虚置层凹蚀制程。虚置层凹蚀制程包含外延层308(虚置层)的横向蚀刻，以沿着先前形成的沟槽330的多个侧壁形成多个凹槽402。在一些实施例中，执行虚置层凹蚀制程是使用干式蚀刻制程、湿式蚀刻制程、及/或上述的组合。在一些情况中，虚置层凹蚀制程可包含使用标准清洗1(standard clean 1；sc-1)溶液、臭氧(o3)、氢氧化氨(nh4oh)的溶液、过氧化氢(h2o2)及水(h2o)、氢氟酸(hydrofluoric acid；hf)、稀释氢氟酸、及/或氟基(fluorine(f2)-based)蚀刻的蚀刻。在一些示例中，氟基蚀刻可包含f2远程(remote)电浆蚀刻。在执行虚置层凹蚀制程之后，内凹的外延层308(虚置层)沿着外延层308的相对的横向表面定义了凹面(concave)轮廓。在一些实施例中，凹面轮廓所跨的宽度
‘
w1’的范围为约0.5纳米至约2纳米。换句话说，凹槽402的尺寸/形状至少由具有宽度
‘
w1’的外延层308的侧壁表面的凹面轮廓部分地定义。在一些情况中，整个凹槽402的宽度
‘
w2’可实质上等于一或多个间隔物层328的宽度
‘
w3’。此外，在一些示例中，第一成分的外延层308的相对横向表面上的凹面轮廓之间所定义的宽度
‘
w4’可实质上等于栅极堆叠316的电极层322的宽度
‘
w5’。在一些实施例中，宽度
‘
w4’相当于装置300的栅极长度，且被定义作通道区的边界之间的距离，由虚线405示意地绘示。在随后的制程阶段期间，如下方将讨论的，将移除外延层308(虚置层)并以栅极结构(例如，金属栅极结构)的一部分替换，使得替换栅极结构至少部分地定义凹面轮廓。在各种示例中，替换栅极结构将与内间隔物互接(interface)，如在下方更详细的描述。
85.参见图4，第二成分的外延层310(半导体通道层)在轻掺杂漏极区(ldd)(例如，间隔物328下方)中具有厚度
‘
a’，而在通道区(例如，栅极堆叠316下方)之内具有厚度
‘
b’。在进行虚置层凹蚀制程之前，在一些实施例中，厚度
‘
a’可实质上等于厚度
‘
b’。在一些情况中，在进行虚置层凹蚀制程之后，可部分地蚀刻外延层310在装置300的轻掺杂漏极区中的多个末端，使得外延层310在轻掺杂漏极区中与通道区相比可稍微地变薄。换句话说，在虚置层凹蚀制程之后，厚度
‘
a’可能小于厚度
‘
b’。举例来说，来自外延层310在轻掺杂漏极区中的每个顶表面以及底表面的消耗，在进行虚置层凹蚀制程之后，范围可为约0.5纳米至约1纳米，对于来自外延层310的顶表面以及底表面两者的总消耗为约1纳米至约2纳米。可以肯定的是，在一些实施例中，外延层310在轻掺杂漏极区中的末端在虚置层凹蚀制程期间可不被蚀刻，使得在虚置层凹蚀制程之后厚度
‘
a’实质上维持等于厚度
‘
b’。更一般地说，在各
种实施例中，在虚置层凹蚀制程之后，厚度
‘
a’可小于或等于厚度
‘
b’。
86.方法200接着进行至区块208，沉积盖层(cap layer)。参见图4以及图5，在区块208的实施例中，可沿着外延层310(半导体通道层)露出的横向表面以及凹槽402之内顺应地(conformally)沉积盖层502，包含沉积于外延层310露出的顶表面及/或底表面上以及沉积于外延层308(虚置层)的侧壁表面的凹面轮廓上。如图所示，盖层502可同样顺应地沉积于基板部分304a露出的表面上，其可包含沟槽330的底表面。在一些情况中，盖层502可选择性地形成于外延层308的表面以及外延层310的表面上，如上方所描述。替代地，在一些实施例中，盖层502可毯覆(blanket)沉积于装置300上方以及于沟槽330及凹槽402之内，随后借由回蚀刻(etch-back)制程自栅极堆叠316的顶表面以及一或多个间隔物层328的顶表面/侧表面移除盖层502，同时盖层502仍留在外延层308的表面以及外延层310的表面上，如在上方所描述。
87.在一些实施例中，盖层502可包含硅(si)层。更一般地说，在一些情况中，盖层502可包含实质上与外延层310(半导体通道层)相同的材料成分。可以肯定的是，在一些示例中，盖层502可包含与外延层310(半导体通道层)不同的材料成分。一般来说，在一些情况中，盖层502可有助于装置300的源极/漏极部件之间的电流流动。在各种示例中，盖层502的厚度范围可为约0.5纳米至约1.5纳米。在一些实施例中，盖层502可具有小于或者等于外延层310在轻掺杂漏极区(ldd)中所消耗(例如，在进行虚置层凹蚀制程之后)的厚度，如上方所描述。在一些面向中，盖层502可因此补偿了外延层310在轻掺杂漏极区中的消耗。举例来说，在盖层502的沉积之后，在轻掺杂漏极区中(例如，间隔物328下方)的厚度
‘
c’等于厚度
‘
a’加上盖层502在外延层310在顶表面及/或底表面上的厚度，其中厚度
‘
c’可小于或等于通道区之内的厚度
‘
b’。因此，对最上方的外延层310来说，其仅具有设置于外延层310的横向表面以及底表面上的盖层502，厚度
‘
c’等于厚度
‘
a’加上一倍的盖层502的厚度。对其他的外延层310来说，其具有设置于外延层310的横向表面、顶表面、以及底表面上的盖层502，厚度
‘
c’等于厚度
‘
a’加上两倍的盖层502的厚度。在各种实施例中，盖层502可有助于防止内间隔物以及源极/漏极在虚置层移除制程期间受到损害。此外，盖层502可形成一部分的半导体通道层，从而有效地在轻掺杂漏极区中提供较厚的半导体通道层，因此有助于提供h形(或狗骨头形)的半导体通道层。
88.方法200接着进行至区块210，形成内间隔物。参见图5以及图6，在区块210的实施例中，首先沉积内间隔物材料于装置300上方、于沟槽330之内、以及于凹槽402之内。更明确地说，内间隔物材料沉积于先前沉积的盖层502上方(区块208)。在一些情况中，内间隔物材料可具有范围为约4纳米至约15纳米的厚度。在一些实施例中，内间隔物材料可包含非晶硅(amorphous silicon)。在一些示例中，内间隔物材料可包含介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、sicn、碳氧化硅、siocn、低介电常数材料(例如，具有介电常数k小于7的材料)、及/或上述的组合。举例来说，内间隔物材料可借由使用诸如化学气相沉积(chemical vapor deposition；cvd)制程、次常压化学气相沉积(subatmospheric chemical vapor deposition；sacvd)制程、可流动化学气相沉积(flowable chemical vapor deposition；fcvd)制程、原子层沉积(atomic layer deposition；ald)制程、物理气相沉积(physical vapor deposition；pvd)制程、或其他合适的制程顺应地沉积内间隔物材料于装置300上方来形成。
89.在间隔物材料的沉积之后，可执行内间隔物回蚀刻制程。在各种示例中，内间隔物回蚀刻制程自装置300上方以及沿着沟槽330的侧壁(露出下方的半导体通道层的横向表面上的盖层502)蚀刻了内间隔物材料，同时内间隔物材料维持设置于凹槽402之内(于下方的盖层502的顶部上)，从而为装置300提供内间隔物602。举例来说，可使用湿式蚀刻制程、干式蚀刻制程、或上述的组合来执行内间隔物回蚀刻制程。在一些情况中，例如在内间隔物回蚀刻制程之后，内间隔物材料留在装置300的顶表面上及/或沟槽330的侧壁或底表面上的任何残留(residual)部分可在后续的制程期间(例如，在源极/漏极部件的外延成长之前)被移除。在各种示例中，内间隔物602可延伸至一或多个间隔物层328(形成于栅极堆叠316的侧壁上)下方，同时与后续形成的源极/漏极部件相邻设置，如下方的描述。在一些情况中，内间隔物602可至少部分地延伸至栅极堆叠316下方。
90.方法200接着进行制区块212，可选地执行横向片修整(lateral sheet trim)制程。参见图6以及图7，在区块212的实施例中，在形成内间隔物602之后(区块210)以及在形成外延源极/漏极部件之前(区块214)，可以可选地执行横向片修整制程。在一些实施例中，区块212的可选的横向片修整制程包含设置于第二成分的外延层310(半导体通道层)的横向表面上的盖层502的横向蚀刻、以及包含外延层310的横向蚀刻，以沿着先前形成的沟槽330的侧壁形成凹槽702。在一些实施例中，横向片修整制程是使用干式蚀刻制程、湿式蚀刻制程、及/或上述的组合来执行。在一些情况中，横向片修整制程可包含使用标准清洗1(sc-1)溶液、臭氧(o3)、氢氧化氨(nh4oh)的溶液、过氧化氢(h2o2)及水(h2o)、氢氟酸(hf)、稀释氢氟酸、及/或氟(f2)基蚀刻的蚀刻。在一些示例中，氟基蚀刻可包含f2远程电浆蚀刻。在执行横向片修整制程之后，内凹的外延层310(半导体通道层)沿着外延层310的相对的横向表面定义了凹面轮廓。在盖层502包含实质上与第二成分的外延层310相同的材料成分的实施例中，横向片修整制程可使用单蚀刻制程来执行，其蚀刻了盖层502以及外延层310两者。在盖层502包含实质上与外延层310不同的材料成分的实施例中，横向片修整制程可使用多重蚀刻制程(可为不同的蚀刻制程)来执行，以蚀刻每个盖层502以及外延层310。在后续的制程期间，在栅极堆叠316的源极/漏极区中的两侧上形成的源极/漏极部件可以与内凹的外延层310(半导体通道层)接触形成。在进行可选的横向片修整制程之后，减少了后续形成的源极/漏极部件与外延层310的通道区(例如，于栅极堆叠316下方)之间的距离，从而增强了装置性能。因此，在一些情况中，区块212的可选的横向片修整制程可被称作接面推动制程(junction push process)。
91.为了继续进行下方的讨论，假设没有执行区块212的可选的横向片修整制程。若并未执行可选的横向片修整制程，则方法200可从区块210(内间隔物的形成)进行至区块214，形成源极/漏极部件。参见图6以及图8，在区块214的实施例中，形成源极/漏极部件802。在一些实施例中，形成源极/漏极部件802于与装置300的栅极堆叠316相邻以及于其两侧上的源极/漏极区中。举例来说，源极/漏极部件802可形成于装置300的沟槽330之内、于基板304的露出部分上方、与设置于外延层310(半导体通道层)的横向表面上的盖层502接触、以及相邻于(但不一定与其接触)内间隔物602。换句话说，源极/漏极部件802可选择性地成长于盖层502的露出表面上或者内凹的外延层310的露出表面上(例如，若执行了区块212的可选的横向片修整制程)。然而，在一些情况中，源极/漏极部件802可能不会完全地沿着内间隔物602的露出表面形成，其可能导致孔洞804(voids)形成于源极/漏极与内间隔物的接面。
至少在一些示例中，源极/漏极部件802可能不会完全地形成于内间隔物602上，因为内间隔物602还包含了介电层。在一些实施例中，在源极/漏极部件802的形成之前，可立即执行清洗制程。清洗制程可包含湿式蚀刻、干式蚀刻、或上述的组合。此外，清洗制程可移除内间隔物材料留在装置300的顶表面上及/或留在沟槽330的侧壁或底表面上(例如，在内间隔物回蚀刻制程之后)的任何残留部分。
92.在一些实施例中，源极/漏极部件802是借由外延地成长半导体材料层于源极/漏极区中来形成。在各种实施例中，被成长来形成源极/漏极部件802的半导体材料层可包含ge、si、gaas、algaas、sige、gaasp、sip、或其他合适的材料。源极/漏极部件802可借由一或多道外延制程来形成。在一些实施例中，在外延制程期间，源极/漏极部件802可为原位掺杂(in-situ doped)。举例来说，在一些实施例中，外延地成长sige源极/漏极部件可掺杂硼。在一些情况中，外延地成长si外延源极/漏极部件可掺杂碳以形成si：c源极/漏极部件、可掺杂磷以形成si：p源极/漏极部件、或者可掺杂碳以及磷两者以形成sicp源极/漏极部件。在一些实施例中，源极/漏极部件802不为原位掺杂，而是执行布植制程以掺杂源极/漏极部件802。
93.在形成源极/漏极部件802之后(区块214)，在一些实施例中，可形成接触蚀刻停止层(contact etch stop layer；cesl)以及层间介电层(inter-layer dielectric；ild)于装置300上方。在一些示例中，接触蚀刻停止层可包含氮化硅层、氧化硅层、氮氧化硅层、及/或其他本公开所属技术领域中的已知材料。在一些情况中，层间介电层的材料可包含诸如四乙氧基硅烷(tetraethylorthosilicate；teos)氧化物、未掺杂硅酸盐玻璃、或掺杂的氧化硅诸如硼磷硅酸盐玻璃(borophosphosilicate glass；bpsg)、氟硅酸盐玻璃(fluorosilicate glass；fsg)、磷硅酸盐玻璃(phosphoric silicate glass；psg)、硼掺杂硅玻璃(boron doped silicon glass；bsg)、及/或其他合适的介电材料。在一些实施例中，在层间介电层的形成之后，装置300可进行高热预算制程(high thermal budget process)以对层间介电层进行退火。在一些实施例中，在接触蚀刻停止层以及层间介电层的形成之后，可执行化学机械抛光(chemical mechanical polishing；cmp)处理以移除层间介电层以及接触蚀刻停止层位于栅极堆叠316上方的多个部分，并平坦化装置300的顶表面以及露出栅极堆叠316的顶表面(例如，包含栅极电极层322)。在一些实施例中，化学机械抛光处理可移除栅极堆叠316上方的硬遮罩层(若存在)以露出电极层322。
94.方法200接着进行至区块216，移除虚置栅极并执行通道层释放制程。参见图8以及图9的示例，在区块216的实施例中，栅极堆叠316露出的电极层322可先借由合适的蚀刻制程来移除，随后借由蚀刻制程以从栅极堆叠316移除介电层320。在一些示例中，蚀刻制程可包含湿式蚀刻、干式蚀刻、或上述的组合。
95.在虚置栅极的移除之后，在区块216的进一步的实施例中，装置300的通道区中的虚置层(外延层308)可被选择性地移除(例如，使用选择性蚀刻制程)，同时半导体通道层(外延层310)维持未蚀刻。可以肯定的是，至少在一些情况中，虚置层(外延层308)的移除可部分地蚀刻在装置300的通道区之内的外延层310(半导体通道层)的顶表面及/或底表面，使得半导体通道层在通道区中与轻掺杂漏极区(ldd)相比可稍微地变薄。借由虚置层的移除会发生对外延层310的顶表面及/或底表面的消耗，若发生了此种消耗，其消耗范围可为约1纳米至约4纳米。在一些情况中，在移除虚置层的选择性蚀刻制程期间，由于第一成分的
外延层308/第二成分的外延层310在外延层308与外延层310之间的界面相互混合(intermixing)，可能会发生外延层310的部分的消耗。
96.在一些示例中，虚置层的选择性移除可被称作通道层释放制程(例如，由于将半导体通道层从虚置层释放)。可通过虚置栅极电极的移除所提供的沟槽来执行选择性蚀刻制程。在一些实施例中，选择性蚀刻制程可包含选择性湿式蚀刻制程。在一些情况中，选择性湿式蚀刻制程包含氨气及/或臭氧。仅作为一个示例，选择性湿式蚀刻制程包含氢氧化四甲基胺(tetra-methyl ammonium hydroxide；tmah)。值得注意的是，在进行虚置层(外延层308)的选择性移除之后，可形成间隙902于通道区中的相邻的半导体通道层(外延层310)之间。举例来说，间隙902可用作露出盖层502以及内间隔物602的相对的凹面轮廓904之间的外延层310的多个第一部分，而外延层310的多个第二部分则维持被盖层502以及内间隔物602所覆盖。如同将在下方进行更详细的描述，装置300的栅极结构的多个部分将会形成于间隙902之内。
97.在虚置层(外延层308)的选择性移除之后，方法200接着进行至区块218，可选地执行片修整制程。参见图9以及图10a/10b/10c，在区块218的实施例中，在通道层释放制程(区块216)之后以及在形成栅极结构(区块220)之前，可以可选地执行片修整制程。在一些实施例中，区块218的可选的片修整制程包含在装置300的通道区之内的第二成分的外延层310(半导体通道层)露出的顶表面以及底表面的蚀刻，使得半导体通道层在通道区中与轻掺杂漏极区(ldd)相比可稍微地变薄。借由虚置层的移除(如上方所讨论)以及借由(若执行了)可选的片修整制程的组合，外延层310的顶表面以及底表面的消耗范围可为约1纳米至约4纳米。外延层310的顶表面以及底表面的消耗借由外延层310的稍微内凹的顶表面以及底表面1002被示意地绘示于图10a/10b/10c中。由于第二成分的外延层310的顶表面以及底表面的轻微消耗，外延层310现在在通道区之内(例如，位于栅极堆叠316下方)具有厚度
‘
b1’，其中厚度
‘
b1’小于外延层310一开始在通道区之内的厚度
‘
b’。值得注意的是，在此阶段，在轻掺杂漏极区中的厚度
‘
c’可以大于在通道区之内的厚度
‘
b1’，从而有助于提供h形(或狗骨头形)的半导体通道层。在一些实施例中，片修整制程是使用干式蚀刻制程、湿式蚀刻制程、及/或上述的组合来执行。在一些情况中，片修整制程可包含使用标准清洗1(sc-1)溶液、臭氧(o3)、氢氧化氨(nh4oh)的溶液、过氧化氢(h2o2)及水(h2o)、氢氟酸(hf)、稀释氢氟酸、及/或氟(f2)基蚀刻的蚀刻。在一些示例中，氟基蚀刻可包含f2远程电浆蚀刻。
98.值得注意的是，在一些实施例中，区块218的可选的片修整制程同样蚀刻了盖层502沿着间隙902的横向侧面露出的表面，而在一些情况中同样可选地蚀刻了下方的至少一部分的内间隔物602，使得可选的片修整制程露出内间隔物602的表面1004。在各种实施例中，在进行可选的片修整制程之后，可蚀刻盖层502沿着间隙902的横向侧面的不同量，以及可蚀刻下方的内间隔物602的不同量，导致露出的表面1004的不同轮廓，如在下方的讨论。一般来说，在各种示例中，可选的片修整制程可能导致盖层502相对于内间隔物602横向地内凹(例如，沿着平行于外延层310的平面)、内间隔物602相对于盖层502横向地内凹(例如，沿着平行于外延层310的平面)、或者盖层502以及内间隔物602借由实质上相同的量横向地内凹。举例来说，区块218的片修整制程可能导致露出的表面1004具有如图10a中所绘示的凹面轮廓、如图10b中所绘示的凸面(convex)轮廓、或者如图10c中所绘示的实质上平坦的(垂直的)轮廓。在一些包含凸面轮廓(例如，如图10b所绘示)的实施例中，只有盖层502沿着
间隙902的横向侧壁的中央部分可被移除，使得下方的内间隔物602只有中央部分被露出。因此，在一些示例中，下方的内间隔物602露出的中央部分可沿着平行于外延层310的平面突出至超过盖层502的间隙902之中。在一些包含凹面轮廓(例如，如图10a所绘示)或者平坦的(垂直的)轮廓(例如，如图10c所绘示)的实施例中，下方的内间隔物602露出的部分并未沿着平行于外延层310的平面突出至超过盖层502的间隙902之中。在一些实施例中，且取决于露出的表面的轮廓的类型，外延层310的稍微内凹的顶表面以及底表面1002可以包含至装置300的通道区的边界，或者可延伸超过装置300的通道区的边界。在各种实施例中，且取决于可选的片修整制程，单独的下方的内间隔物602，或者盖层502与内间隔物602的组合，提供了露出的表面1004的不同轮廓，如同在上方的讨论。
99.在后续的制程期间，可形成栅极结构的多个部分于间隙902中、于相邻的外延层310之间，使得形成于间隙902中的栅极结构的部分与外延层310的稍微内凹的顶表面以及底表面1002接触以及与内间隔物602的露出表面1004接触。在一些实施例中，区块218的可选的片修整制程可执行来移除在外延层308与外延层310之间的界面的相互混合的膜层(相互混合的外延层308以及外延层310)，从而增强装置的性能。更值得注意的是在各种实施例中，在一些示例中，若外延层310一开始的厚度
‘
b’足够薄(例如，根据装置性能的需求)及/或实质上没有相互混合的膜层(相互混合的外延层308以及外延层310)于外延层308与外延层310之间的界面，区块218的可选的片修整制程可被跳过。若可选的片修整制程被跳过，在一些实施例中，随后形成于间隙902中的栅极结构的多个部分与外延层310(半导体通道层)的顶表面以及底表面接触，以及与盖层502沿着间隙902的横向侧面露出的表面接触。
100.方法200进行至区块220，形成栅极结构。栅极结构可包含高介电常数/金属栅极堆叠，然而也有可能为其他成分。在一些实施例中，栅极结构可形成与借由装置300的通道区中的露出的多个半导体通道层(露出的外延层310，现在具有间隙902于外延层310之间)所提供的多重通道(multi-channels)相关的栅极。参见图11a/11b/11c的示例，在区块220的实施例中，沉积栅极介电质1102于外延层310(半导体通道层)露出的表面上，包含于外延层310在间隙902之内的露出的第一部分上以及于内间隔物602相对的露出表面1004之间。在一些实施例中，栅极介电质1102具有约1纳米至约5纳米的总厚度。在各种实施例中，栅极介电质1102包含界面层(interfacial layer；il)以及形成于界面层上方的高介电常数(high-k)介电层。高介电常数介电层，如本公开所使用以及讨论过的，包含具有高介电常数的介电材料，例如具有大于热氧化硅(介电常数约为3.9)的介电常数的介电材料。
101.在一些实施例中，界面层(il)可包含介电材料，诸如氧化硅(sio2)、hfsio、或氮氧化硅(sion)。在一些示例中，高介电常数(high-k)介电层可包含氧化铪(hfo2)。替代地，高介电常数介电层可包含其他的高介电常数介电质，诸如tio2、hfzro、ta2o3、hfsio4、zro2、zrsio2、lao、alo、zro、tio、ta2o5、y2o3、srtio3(sto)、batio3(bto)、bazro、hfzro、hflao、hfsio、lasio、alsio、hftao、hftio、(ba,sr)tio3(bst)、al2o3、si3n4、氮氧化物(sion)、上述的组合、或其他合适的材料。在各种实施例中，栅极介电质1102可借由热氧化、原子层沉积(ald)、物理气相沉积(pvd)、脉冲激光沉积(pulsed laser deposition；pld)、化学气相沉积(cvd)、及/或其他合适的方法来形成。
102.继续参见图11a/11b/11c的示例，在区块220的进一步的实施例中，形成包含金属层1104的金属栅极于栅极介电质1102上方(例如，于界面层(il)上方以及于高介电常数介
电层上方)。金属层1104可包含金属、金属合金、或金属硅化物。额外地，栅极介电质/金属栅极堆叠的形成可包含沉积，以形成各种栅极材料、一或多层衬层、以及一或多道化学机械抛光(cmp)处理以移除多余的栅极材料，从而平坦化装置300的顶表面。
103.在一些实施例中，金属层1104可包含单层结构或者替代地多层结构，诸如具有选定的功函数以增强装置的性能的金属层(功函数金属层)、衬层、湿润层(wetting layer)、粘合层(adhesion layer)、金属合金、或金属硅化物的各种组合。举例来说，金属层1104可包含ti、ag、al、tialn、tac、tacn、tasin、mn、zr、tin、tan、ru、mo、al、wn、cu、w、re、ir、co、ni、其他合适的金属材料、或上述的组合。在各种实施例中，金属层1104可借由原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)、电子束蒸镀(e-beam evaporation)、或其他合适的制程来形成。此外，金属层1104可为了n型晶体管以及p型晶体管分别形成，因为n型晶体管以及p型晶体管可能使用不同的金属层。此外，金属层1104可提供n型功函数或者p型功函数，可以用作晶体管(例如，全绕式栅极晶体管)的栅极电极，且至少在一些实施例中，金属层1104可包含多晶硅层。关于本公开所绘示以及讨论的装置，栅极结构包含穿插每个第二成分的外延层310的多个部分，其各自为全绕式栅极晶体管提供半导体通道层。
104.在各种示例中，装置300的最终结构的栅极介电质1102以及金属层1104的形状可能会有所变化，例如，基于由区块218的可选的片修整制程所产生的沿着间隙902的横向侧面的表面轮廓，如上方参见图10a/10b/10c的讨论。举例来说，若片修整制程导致了凹面轮廓(绘示于图10a中)，则栅极介电质1102以及金属层1104在相对的横向侧面上将同样具有凹面轮廓，如图11a所绘示。替代地，若片修整制程导致了凸面轮廓(绘示于图10b中)，则栅极介电质1102以及金属层1104在相对的横向侧面上将同样具有凸面轮廓，如图11b所绘示。此外，若片修整制程导致了平坦的(垂直的)轮廓(绘示于图10c中)，则栅极介电质1102以及金属层1104在相对的横向侧面上将同样具有平坦的(垂直的)轮廓，如图11c所绘示。
105.一般来说，半导体装置300可经由进一步的制程以形成本公开所属技术领域中已知的各种部件以及区域。举例来说，进一步的制程可形成各种接触件(contacts)/导孔(vias)/导线以及多层互连部件(multilayer interconnect features)(例如，金属层以及层间介电质)于基板304上，配置为连接各种部件以形成功能性电路，功能性电路可包含一或多个多栅极装置(例如，一或多个全绕式栅极晶体管)。在进一步的示例中，多层互连可包含垂直的互连，诸如导孔或接触件、以及水平的互连，诸如金属导线。各种互连部件可以采用各种导电材料，包含铜、钨、及/或硅化物。在一示例中，镶嵌(damascene)制程及/或双重镶嵌(dual damascene)制程可用来形成与铜有关的多层互连结构。此外，可实施额外的制程步骤于方法200之前、期间、以及之后，且根据方法200的各种实施例，上方描述的一些制程步骤可被修改、替换、或移除。
106.作为一额外的示例，再次参见图11b，其绘示出在栅极介电质1102/金属层1104的形成之后，孔洞1105可能存在于栅极介电质1102/金属层1104相邻于盖层502、内间隔物602、以及外延层310(半导体通道层)的转角区。在一些替代实施例中，在栅极介电质1102的形成期间，栅极介电质1102可被沉积，使得潜在能形成孔洞1105的多个区域反而被栅极介电质1102所填充，如图12所绘示。因此，图12的装置300并未包含孔洞1105。值得注意的是，对于在相对的横向侧面上具有其他轮廓的装置(例如，如图11a以及图11c所绘示)，同样可以进行近似的栅极介电质1102的沉积，以填充任何潜在的孔洞。
107.关于本公开所提供的描述，揭示了用来提供具有h形(或狗骨头形)的半导体通道层的多栅极装置(例如，提供如全绕式栅极(gaa)晶体管)的多个方法以及多个结构。在一些示例中，根据本公开所制造的装置在轻掺杂漏极区(ldd)提供了更好的电流扩散，反过来减少了寄生电阻(parasitic resistances)。在至少一些实施例同样提供了来自源极/漏极应力源的更强的应变效率。此外，各种实施例借由维持薄的半导体通道层来提供良好的短通道控制。在一些实施例中，在外延地成长的超级晶格中，是有可能具有薄的半导体通道层厚度的，同时在替换栅极时具有些微的(或者没有)片修整，从而改善了半导体通道层厚度的均匀度。此外，在一些实施例中，较薄的半导体通道层厚度可能对应置较厚的虚置层厚度，其中较厚的虚置层有助于促进在替换栅极时虚置层的移除，并改善金属栅极间隙的填充或者多重功函数金属的图案化。本公开所讨论的各种实施例以及各种优点的至少一些面向是借由使用si盖层来实现的，si盖层形成于虚置层凹蚀之后以及形成于内间隔物的形成之前。在一些示例中，si盖层可同样有助于防止内间隔物以及源极/漏极在虚置层移除制程期间受到损害。在一些情况中，额外的si盖层可能有助于在栅极侧壁间隔物下方具有较薄的半导体通道层，其同样有助于提供h形(或狗骨头形)的半导体通道层。本公开所属技术领域中具有通常知识者将很容易的理解到，本公开所描述的多个方法以及多个结构可应用至各种其他的半导体装置，以便在不悖离本公开的范围的情况下，以从这些其他的装置中有利地实现近似的好处。举例来说，按照本公开所描述的方法制造的全绕式栅极装置可用于形成其他类型的装置以及电路，诸如存储器装置(例如，用于诸如静态随机存取存储器(static random access memory；sram)、动态随机存取存储器(dynamic random access memory；dram)等)、逻辑电路、或其他类型的电子装置及/或电路。
108.因此，本公开的其中一实施例描述了一种半导体装置的制造方法，包含提供自基板延伸的鳍片，其中鳍片包含外延层堆叠，外延层堆叠具有由多个虚置层穿插的多个半导体通道层。在一些实施例中，此半导体装置的制造方法更包含移除半导体装置的源极/漏极区之内的外延层堆叠的一部分以形成沟槽于源极/漏极区中，沟槽露出所述半导体通道层以及所述虚置层的多个横向表面。在形成沟槽之后，此半导体装置的制造方法更包含执行虚置层凹蚀制程以横向地蚀刻所述虚置层的多个末端并沿着沟槽的侧壁形成多个第一凹槽。在一些实施例中，此半导体装置的制造方法更包含沿着所述半导体通道层露出的那些横向表面以及那些第一凹槽之内顺应地形成盖层。
109.在一些实施例中，此半导体装置的制造方法所描述的盖层包含硅(si)层。在一些实施例中，此半导体装置的制造方法所描述的盖层包括第一材料成分，第一材料成分与所述半导体通道层的第二材料成分相同。在一些实施例中，此半导体装置的制造方法所描述的盖层增加此半导体装置的轻掺杂漏极(ldd)区中的所述半导体通道层的有效厚度。在一些实施例中，此半导体装置的制造方法所描述的虚置层凹蚀制程消耗半导体装置的轻掺杂漏极区中的所述半导体通道层的第一厚度，且其中盖层具有小于或等于第一厚度的第二厚度。在一些实施例中，此半导体装置的制造方法所述半导体通道层的一半导体通道层与所述虚置层的一虚置层之间的厚度比例为约1/2至约1/5。在一些实施例中，此半导体装置的制造方法更包含在形成盖层之后，形成内间隔物于那些第一凹槽之内的盖层上方，其中形成于所述半导体通道层的那些横向表面上的盖层维持露出，以及在形成内间隔物之后，外延成长源极/漏极部件于源极/漏极区中。在一些实施例中，此半导体装置的制造方法更包
含在形成内间隔物之后以及在外延地成长源极/漏极部件之前，执行横向片修整制程，横向片修整制程蚀刻所述半导体通道层的那些横向表面上以及所述半导体通道层的多个末端两者上的盖层以沿着沟槽的侧壁形成多个第二凹槽。在一些实施例中，此半导体装置的制造方法更包含在外延成长源极/漏极部件之后，执行通道释放制程以移除所述虚置层并形成多个间隙于所述半导体通道层的多个相邻的半导体通道层之间，以及形成栅极结构的至少一部分于那些间隙之内。在一些实施例中，此半导体装置的制造方法更包含在执行通道释放制程之后以及在形成栅极结构的所述至少一部分于那些间隙之内之前，执行片修整制程以移除此半导体装置的通道区中的每个所述半导体通道层的顶表面及底表面的多个部分，其中在片修整制程之后，此半导体装置的轻掺杂漏极区中的所述半导体通道层的有效厚度大于此半导体装置的通道区中的所述半导体通道层的厚度。
110.在另外的实施例中，讨论了一种半导体装置的制造方法，包含提供鳍片结构，鳍片结构包含第一成分的多个外延层被第二成分的多个外延层所穿插，其中第一成分的那些外延层至少为第二成分的那些外延层的两倍厚。在一些实施例中，此半导体装置的制造方法更包含形成虚置栅极于鳍片结构上方以及形成间隔物层于虚置栅极的多个侧壁上。在一些实施例中，此半导体装置的制造方法更包含蚀刻第一成分的那些外延层的多个横向末端以形成多个凹槽，那些凹槽设置于间隔物层下方以及于第二成分的多个相邻的外延层之间。在一些实施例中，此半导体装置的制造方法更包含形成硅(si)盖层于第二成分的那些外延层的相对末端上以及于那些凹槽之内。
111.在一些实施例中，此半导体装置的制造方法所描述的第二成分的那些外延层设置于间隔物层下方的一区包括轻掺杂漏极区，且其中硅盖层增加轻掺杂漏极区中的第二成分的那些外延层的有效厚度。在一些实施例中，此半导体装置的制造方法更包含在形成硅层之后，形成内间隔物于那些凹槽之内的盖层上，以及在形成内间隔物之后，形成源极/漏极部件于与虚置栅极相邻的源极/漏极区中。在一些实施例中，此半导体装置的制造方法更包含在形成内间隔物之后以及在形成源极/漏极部件之前，蚀刻第二成分的那些外延层的所述相对末端与第二成分的那些外延层的多个末端两者上的硅盖层，减少源极/漏极部件与第二成分的那些外延层的通道区之间的距离。在一些实施例中，此半导体装置的制造方法更包含在形成源极/漏极部件之后，移除虚置栅极以及第一成分的那些外延层两者以形成多个间隙于第二成分的那些外延层的多个相邻的外延层之间，以及形成高介电常数/金属栅极堆叠于那些间隙之内。在一些实施例中，此半导体装置的制造方法所描述的移除第一成分的那些外延层亦移除通道区中的第二成分的那些外延层的每一个的顶表面及底表面的多个部分，使得第二成分的那些外延层的通道区厚度小于第二成分的那些外延层的轻掺杂漏极区厚度。
112.又在另外的实施例中，讨论了一种半导体装置，包含鳍片，自基板延伸，其中鳍片包括多个半导体通道层，且其中所述半导体通道层的每个半导体通道层包括通道区以及轻掺杂漏极区。在一些实施例中，此半导体装置更包含盖层，围绕所述半导体通道层的每个半导体通道层的轻掺杂漏极区。在各种示例中，此半导体装置更包含多个内间隔物，设置于盖层的多个第一部分之间，盖层的那些第一部分设置于所述半导体通道层的多个相邻的半导体通道层的轻掺杂漏极区中。在一些实施例中，轻掺杂漏极区中的所述半导体通道层的第一厚度结合盖层的第二厚度，提供轻掺杂漏极区中的所述半导体通道层的有效厚度，且其
中有效厚度大于通道区中的所述半导体通道层的第三厚度。
113.在一些实施例中，此半导体装置更包含栅极结构的一部分，设置于所述半导体通道层的多个相邻的半导体通道层的多个通道区之间，其中内间隔物更设置于栅极结构的部分的两侧上，以及多个源极/漏极部件，设置于栅极结构的两侧上并与盖层的多个第二部分接触，盖层的那些第二部分设置于所述半导体通道层的每个半导体通道层的多个横向表面上。在一些实施例中，此半导体装置所描述的盖层包括硅(si)层。在一些实施例中，此半导体装置更包含孔洞，设置于那些源极/漏极部件与至少一相邻的内间隔物之间。
114.以上概述数个实施例的特征，以使本公开所属技术领域中具有通常知识者可以更加理解本公开实施例的观点。本公开所属技术领域中具有通常知识者应理解，可轻易地以本公开实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本公开所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本公开的精神与范围，且可以在不违背本公开的精神和范围下，做各式各样的改变、取代、以及替换。因此，本公开的保护范围当视后附的权利要求书所界定为准。