半导体晶粒及其制造方法与流程

1.本揭露是关于一种半导体晶粒，特别是关于一种半导体晶粒的制造方法。


背景技术：

2.本揭露一般是关于半导体元件，且尤其是关于制造三维(3-dimesional，3d)记忆体元件的方法。
3.由于各种电子组件(如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业经历了快速增长。在大多数情况下，集成密度的提高来自于最小特征尺寸的反复减小，这允许更多的组件整合至给定面积中。


技术实现要素：

4.于一些实施方式中，半导体晶粒包含：元件部分，包含在第一方向上延伸的半导体元件阵列；及至少一接口部分，在第一方向上定位于相邻于元件部分的轴向末端。至少一接口部分在垂直方向上具有梯状轮廓。接口部分包含：包含交替堆叠于彼此顶部上的多个栅极层与多个绝缘层的一堆叠，及插入于多个栅极层与多个绝缘层中的各者之间的记忆体层。
5.于一些实施方式中，半导体晶粒包含：在第一方向上延伸的记忆体元件阵列，记忆体元件阵列中的各者包含：源极、在第一方向上与源极间隔开的漏极、设置于源极及漏极外表面上的通道层、及多个记忆体层。多个记忆体层中的各者的一部分与通道层的外表面的一部分接触。
6.于一些实施方式中，半导体晶粒的制造方法包含：提供一堆叠，堆叠包含交替堆叠于彼此顶部上的多个绝缘层与多个牺牲层。多个接口部分在第一方向上形成于堆叠的多个轴向末端处，使得堆叠形成插入接口部分之间的元件部分，接口部分在垂直方向上具有梯状轮廓。在元件部分中形成空腔阵列。在空腔阵列中的各者的壁上形成通道层，且在空腔阵列中的各者中形成源极及漏极。多个牺牲层经移除，在面对另一绝缘层的绝缘层的壁上形成自元件部分延伸至接口部分的多个记忆体层；及在垂直方向上相邻绝缘层之间形成多个栅极层，使得多个记忆体层中的一记忆体层插入于多个栅极层与多个绝缘层中的各者之间。
附图说明
7.本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
8.图1是根据一实施例的半导体晶粒的俯视透视图，半导体晶粒包括：包括半导体元件阵列的元件部分，及在垂直方向上具有梯状轮廓的接口部分；
9.图2是图1的半导体晶粒的俯视透视图，其中耦合至栅极通孔及包括于接口部分的
接口通孔的贯通孔帽经移除，且耦合至半导体元件的驱动线亦经移除，以显示下伏结构；
10.图3是沿图2中线a-a截取的图2的半导体晶粒的接口部分的一部分的侧截面图；
11.图4a是根据一实施例的沿图2中线b-b截取的包括于图2的半导体晶粒中的半导体元件的侧截面图；
12.图4b是沿图4a中线c-c截取的图4a的半导体晶粒的俯视横截面图；
13.图5是沿图1中线d-d截取的图1的半导体晶粒的接口部分的一部分的侧截面图；
14.图6至图10是根据各种实施例的可包括于半导体晶粒的接口部分中的具有各种形状的栅极通孔及接口通孔的俯视图；
15.图11a至图11c是根据一实施例的形成半导体晶粒的方法的示意流程图；
16.图12、图13、图14、图15、图16、图17、图18、图19、图20、图21a、图21b、图22a、图22b、图23a、图23b、图24、图25a、图25b、图26a、图26b、图26c、图27、图28a、图28b、图28c、图28d、图29、及图30示出了根据一些实施例的通过图11a至图11c的方法制作的实例半导体晶粒(或实例半导体晶粒的一部分)在各种制造阶段期间的各种视图。
17.【符号说明】
18.10:外部元件
19.12:外部元件通孔
20.14:电路
21.100:半导体晶粒
22.102:元件部分
23.104:接口部分
24.107:基材
25.108:堆叠
26.110:半导体元件
27.111:牺牲层
28.112:绝缘层
29.114:记忆体层
30.115:内部间隔结构
31.116:通道层
32.117:第三空腔
33.118:内部间隔物
34.119:遮罩层
35.120:源极
36.122:漏极
37.124:栅极层
38.125:124的顶表面
39.126:ild
40.128:空腔
41.130:接口通孔
42.132:沟槽
43.140:绝缘结构
44.149:ild空腔
45.150:栅极通孔
46.160:贯通孔帽
47.161:栅极贯通孔
48.162:接口贯通孔
49.170:驱动线
50.204:ild空腔
51.226:ild
52.230:接口通孔
53.240:绝缘结构
54.304:栅极通孔
55.326:ild
56.330:接口通孔
57.340:绝缘结构
58.350:栅极通孔
59.404:接口部分
60.426:ild
61.430:接口通孔
62.431:外围边缘
63.440:绝缘结构
64.450:栅极通孔
65.451:轴向边缘
66.504:接口部分
67.526:ild
68.530:接口通孔
69.540:栅极通孔
70.550:栅极通孔
71.604:接口部分
72.626:ild
73.630:接口通孔
74.631:轴向边缘
75.640:绝缘结构
76.650:栅极通孔
77.651:外围边缘
78.700:方法
79.702～744:操作
80.800:半导体晶粒
81.a～e:箭头
82.a-a:线
83.b-b:线
84.c-c:线
85.d-d:线
86.w1:第一宽度
87.w2:第二宽度
88.x-x:线
89.y-y:线
具体实施方式
90.以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
91.此外，为了便于描述，在本文中可使用空间相对术语，诸如“在
……
下面”、“在
……
之下”、“下部”、“在
……
之上”、“上部”、“顶部”、“底部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的元件在使用或操作时的不同定向。元件可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
92.一般而言，3d记忆体包括形成于绝缘层与栅极层的堆叠中的记忆体元件阵列，且可包括双重栅极或多个栅极层。这种双闸结构可提供更高的蚀刻深宽比。在制造期间，形成包括记忆体元件阵列的晶粒，使得在记忆体元件阵列的任一侧上形成接口部分，以允许与包括于阵列中的记忆体元件的电介接。这种接口部分可具有形成于栅极层与绝缘层的堆叠的轴向末端处的梯状轮廓。用以耦合至外部元件的接口通孔、及电耦合至一或多个栅极层的栅极通孔通常在定位于接口部分之间的元件部分中形成记忆体元件之后在接口部分中形成。为了形成栅极通孔，在接口部分中蚀刻对应于栅极通孔的空腔，直到延伸至接口部分中的栅极层，接着用导电材料填充空腔，以形成栅极通孔。然而，由于接口部分的梯状轮廓，必须在接口部分中形成不同高度的空腔，以存取堆叠中的相应栅极层，从而考虑到沿接口部分的梯状轮廓的高度差异。然而，用于形成绝缘层及栅极层的材料可能与形成栅极通孔的接口部分的层间介电质没有足够的蚀刻选择性，从而可能发生通孔的过度蚀刻，且栅极层及绝缘层的至少部分亦在蚀刻制程期间经蚀刻，这是非期望的。
93.本揭露的实施例在形成半导体晶粒的上下文中讨论，且尤其在形成形成于绝缘层与栅极层的堆叠中的3d记忆体元件的上下文中讨论。举例而言，本揭露提供了半导体晶粒，其包括包括记忆体元件阵列的元件部分及相邻于元件部分的至少一接口部分。至少一接口部分具有由栅极层与绝缘层的堆叠形成的梯状轮廓。至少一接口部分包括交替堆叠于彼此顶部上的栅极层与绝缘层的阵列。在多个栅极层与多个绝缘层中的各者之间插入记忆体
层。记忆体层用作用于穿过层间介电质(其内形成栅极通孔)形成空腔的蚀刻的蚀刻终止，且防止绝缘层及栅极层的过度蚀刻，使得各个栅极通孔具有对应于堆叠的相应栅极层在垂直方向上的标高的高度。
94.图1是根据一实施例的半导体晶粒100的俯视透视图。图2是图1的半导体晶粒的俯视透视图，其中耦合至栅极通孔及包括于半导体晶粒100的接口部分104中的接口通孔的贯通孔帽160经移除，且耦合至半导体元件100的驱动线170亦经移除，以显示下伏结构。半导体晶粒100包括包括半导体元件110(例如，记忆体元件)阵列的元件部分102、及在第一方向(例如，x方向)上定位于相邻于元件部分102的轴向末端的一组接口部分104。元件部分102及接口部分104可设置于基材107上，基材107可是晶圆，诸如硅晶圆。通常，soi基材包括形成于绝缘体层上的半导体材料层。绝缘体层可是例如埋入式氧化物(buried oxide，box)层、sio层、sin层、或类似者。绝缘体层设置于基材(通常为硅或玻璃基材)上。亦可使用其他基材，诸如多层或梯度基材。在一些实施例中，基材107的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp、及/或gainasp；任何其他适合半导体材料、或其组合物。半导体元件110阵列的各个列在第一方向(例如，x方向)上延伸。接口部分104在垂直方向(例如，z方向)上具有梯状轮廓。
95.亦参考图3，图3是沿图2中线a-a截取的图2的半导体晶粒的接口部分104的一部分的侧截面图，接口部分104包括在垂直方向(例如，z方向)上包含彼此堆叠于顶部上的多个栅极层124与多个绝缘层112的堆叠108。在一些实施例中，堆叠108的最顶层及最底层可包括多个绝缘层112中的一绝缘层112。最底绝缘层112可设置于基材107上。绝缘层112可由电绝缘材料形成(例如，二氧化硅(sio2)、氮化硅(sin)、氧化硅(sio)、碳氮化硅(sicn)、氧碳氮化硅(siocn)、氧氮化硅(sion)、hfo2、tao
x
、tio
x
、alo
x
等)。此外，栅极层124可由诸如金属的导电材料形成，举例而言，铝(al)、钛(ti)、钨(w)、铜(cu)、钴(co)、tin、氮化钽(tan)、银(ag)、金(au)、镍(ni)、铬(cr)、铪(hf)、钌(ru)、铂(pt)、氮化钨(wn)等，或高k介电材料，举例而言，氧化铪(hfo)、氧化钽(tao
x
)、tio
x
等。
96.多个栅极层124中的各者沿半导体元件110的个别列自元件部分102延伸至接口部分104，多个栅极层124中的各者自元件部分102至接口部分104连续。此外，绝缘层112亦可自元件部分102延伸至接口部分104。绝缘层112及栅极层124具有一长度，使得最底第一对绝缘层112与栅极层124具有比后续第二对绝缘层112与栅极层124长的长度，第二对绝缘层112与栅极层124在z方向上紧接于最底一对之上设置。类似地，在z方向上紧接于第二对之上设置的后续第三对绝缘层112与栅极层124具有比第二对更短的长度，使得各个后续对具有比设置于其之下的前一对更短的长度。
97.堆叠108中最顶层可为绝缘层112，其具有比紧接设置于其之下的栅极层124更短的长度，且接口部分104由设置于最顶绝缘层112之下的后续层的部分形成。后续对绝缘层112与栅极层124的长度自最顶绝缘层112至最底绝缘层112的阶梯式增加使得接口部分104在垂直或z方向上具有梯状或阶梯轮廓，其中各对中栅极层124的一部分(及由此设置于其上的记忆体层114，如本文所述)在接口部分104中形成各个阶梯的顶部曝光层。接口部分104提供允许控制器或驱动器电耦合至栅极层124的电连接接口。
98.此外，接口部分104包括插入多个栅极层124与多个绝缘层112中的各者之间的记
忆体层114。在一些实施例中，记忆体层114可包括铁电材料，举例而言，锆钛酸铅(pzt)、pbzr/tio3、batio3、pbtio2、hfo2、hr1-xz
rx
o2、zro2、tio2、nio，tao
x
、cu2o、nb2o5、alo
x
等。记忆体层114在第一方向(例如，x方向)上自元件部分102至接口部分104延伸，使得定位于半导体元件110阵列的列中的各个半导体元件110包括记忆体层114的一部分，且记忆体层114连接至相应列中包括的半导体元件110中的各者，如本文进一步详细描述的。
99.记忆体层114在垂直方向上设置于多个栅极层124中的各者的至少一顶表面及一底表面上，且亦可在垂直于第一方向的第二方向上在包括于半导体元件110中的各者中的通道层116与相邻于相应半导体元件110的栅极层124的部分之间，设置于多个栅极层124中的各者的一侧表面上(例如，第一方向上的一轴向末端表面)或多个栅极层124中的各者的一侧表面的一部分上。因此，设置于栅极层124的顶表面上的记忆体层114的一部分形成接口部分104中各个阶梯的顶部经曝光层。在一些实施例中，单个记忆体层114可插入各个栅极层124与相应绝缘层112之间。在其他实施例中，各个记忆体层114可包括多个子层(例如，2、3、或甚至更多子层)。这种多层记忆体层114的子层中的各者可由相同的材料或不同的材料形成。
100.接口部分104包括栅极通孔150阵列，各个栅极通孔150耦合至多个栅极层124的相应栅极层124。举例而言，如图3中所示，层间介电质(interlayer dielectric，ild)126设置于接口部分104上的堆叠108上，且栅极通孔150阵列穿过ild 126形成。ild 126的介电材料可包括sio、磷硅玻璃(psg)、硼硅玻璃(bsg)、硼磷硅玻璃(bpsg)、无掺杂硅玻璃(usg)、或其组合物。栅极通孔150可通过蚀刻穿过ild 126直到记忆体层114的空腔来形成。包括于堆叠中的记忆体层114用作蚀刻终止，使得对应于栅极通孔150的空腔终止于记忆体层114处。以这种方式，记忆体层114通过在ild 126中形成空腔的蚀刻来防止过度蚀刻，从而防止栅极层124及绝缘层112的蚀刻。接着使用选择性蚀刻来蚀刻定位于空腔底座的记忆体层114的部分，以曝光相应栅极层124的顶表面。接着将栅极通孔材料(例如，诸如钨(w)、铜(cu)、钴(co)的导电材料，或任何其他适合材料)沉积于ild 126中形成的空腔中，以形成电耦合至相应栅极层124的顶表面的栅极通孔150。
101.接口部分104亦包括在第二方向(例如，y方向)上相邻于栅极通孔150阵列的相应栅极通孔150设置的接口通孔130阵列，其电耦合至栅极通孔150阵列的相应栅极通孔150。举例而言，如图1及图2中所示，接口部分104及元件部分102可包括在第二方向(例如，y方向)上彼此平行设置的多个堆叠108，各个堆叠对应于半导体元件110阵列中的一组半导体元件110。如图1至图2中所示，半导体晶粒100进一步包含插入多个堆叠108的相邻堆叠108之间的绝缘结构140。绝缘结构140自半导体晶粒100的顶表面延伸至基材107。接口通孔130阵列穿过绝缘结构140至基材107来界定。接口通孔130可延伸穿过基材107，且用以耦合至外部元件10。外部元件10可包括例如具有外部元件通孔12的印刷电路板或电路，相应接口通孔130耦合(例如，焊接、熔接、熔焊等)至外部元件通孔12。外部元件10可包括电路14(例如，晶体管、开关等)，用以通过外部元件通孔12选择性地将电信号传送至相应接口通孔130。
102.现在亦参考图5，图5显示了沿图1中线d-d截取的半导体晶粒100的侧截面图，各个栅极通孔150电耦合至定位于相邻于其的至少一接口通孔130。在一些实施例中，接口通孔130及栅极通孔150由相同的材料(例如，诸如钨(w)、铜(cu)、钴(co)的导电材料、或任何其
他适合材料)形成。在一些实施例中，可使用相同的制造步骤同时形成栅极通孔150及接口通孔130。各个栅极通孔150电耦合至相应栅极层124，如图5中所示。此外，至少一栅极贯通孔161耦合至栅极通孔150阵列中的各个栅极通孔150。至少一接口贯通孔162耦合至接口通孔130阵列中的各个接口通孔130。贯通孔帽160耦合至栅极通孔150的至少一栅极贯通孔161、及定位于相邻于个别栅极通孔150的相应接口通孔130的至少一接口贯通孔162。
103.举例而言，如图1至图2及图5中所示，栅极贯通孔161耦合至相应栅极通孔150，且自栅极通孔150沿垂直方向(例如z方向)远离栅极通孔150向上突起。栅极贯通孔161耦合至栅极通孔150，而接口贯通孔162耦合至相邻于栅极通孔150设置的接口通孔130，栅极贯通孔161及接口贯通孔162在垂直方向(例如，z方向)上分别自栅极通孔150及接口通孔130向上突起。贯通孔帽160耦合至栅极贯通孔161及接口贯通孔162。以这种方式，贯通孔帽160将接口通孔130与相应栅极通孔150电短路，使得透过外部元件通孔12自外部元件10传送至接口通孔130的电信号透过贯通孔帽160传送至栅极通孔150。栅极通孔150将电信号传送至相应栅极层124，以便选择性地启动半导体元件110的相应列。栅极贯通孔161及接口贯通孔162可由导电材料形成，例如钨(w)、铜(cu)、钴(co)等。
104.图4a是根据一实施例的沿图2中线b-b截取的包括于图2的半导体晶粒中的半导体元件的侧截面图，且图4b是沿图4a中线c-c截取的图4a的半导体晶粒的俯视横截面图。如图4a至图4b中所示，各个半导体元件110包括源极120及在第一方向(例如，x方向)上与源极120间隔开的漏极122。内部间隔物118设置于源极120与漏极122之间。在一些实施例中，源极120及/或漏极122可包括导电材料，举例而言，诸如al、ti、tin、tan、co、ag、au、cu、ni、cr、hf、ru、w、pt、wn、ru的金属、任何其他适合材料或组合物或其合金。在一些实施例中，源极120及/或漏极122可包括半导体材料，举例而言，诸如si、sige的n-型掺杂或p-型掺杂半导体、或任何其他半导体材料(例如，igzo、ito、iwo、多晶硅、非晶硅等)，且可使用沉积制程、磊晶生长制程、或任何其他适合制程来形成。源极120及漏极122沿垂直方向(例如，z方向)自半导体晶粒100的顶表面延伸至基材107。
105.内部间隔物118在源极120与漏极122之间延伸。内部间隔物118可由电绝缘材料形成，举例而言，氮化硅(sin)、氧化硅(sio)、sio2、碳氮化硅(sicn)、氧碳氮化硅(siocn)、氧氮化硅(sion)、hfo2、tao
x
、tio
x
、alo
x
等。内部间隔物118在垂直方向(例如，z方向)上自半导体晶粒100的顶表面延伸至基材107。
106.通道层116设置于源极120、漏极122及内部间隔物118的外表面上，使得通道层116包覆于源极120、漏极122、及内部间隔物118的部分周围。通道层116在垂直方向(例如，z方向)上自半导体晶粒100的顶表面延伸至基材107。在一些实施例中，通道层116可由半导体材料形成，举例而言，si(例如，多晶硅或非晶硅)、ge、sige、碳化硅(sic)、igzo、ito、zno、iwo等，且可为n型或p型掺杂半导体。
107.半导体元件110中的各者亦包括多个记忆体层114，多个记忆体层114中的各者的一部分与通道层116的外表面的一部分接触。记忆体层114可包括铁电材料，举例而言，锆钛酸铅(pzt)、pbzr/tio3、batio3、pbtio2、hfo2、hr1-xz
rx
o2、zro2、tio2、nio、tao
x
、cu2o、nb2o5、alo
x
、或任何其他适合材料。记忆体层114沿半导体元件110的个别列(即，在第一方向上)自元件部分102延伸至接口部分104中的各者，使得记忆体层114自元件部分102至接口部分104连续，如图1至图2中所示。
108.如前所述，半导体元件阵列110(例如，记忆体元件)中的各者包括设置于通道层116的外表面上的堆叠108，堆叠108包括多个栅极层124及多个绝缘层112，且具有插入多个栅极层124与多个绝缘层112之间的多个记忆体层114的一记忆体层的一部分。此外，如图4a及图4b中所示，多个记忆体层114中的各者的一部分插入多个栅极层124中的各者的一栅极层124与相应半导体元件110的通道层116之间。在一些实施例中，可在栅极层124与记忆体层114之间插入附着层(未显示)，以促进栅极层124与记忆体层114的附着。在一些实施例中，附着层可包括例如钛(ti)、铬(cr)、或任何其他适合附着材料。通过施加电压至栅极层124来启动栅极层124可导致电流自源极120流动至相应半导体元件110(例如，记忆体元件)的漏极122。此外，驱动线170可耦合至半导体元件110的源极120及漏极122，且可提供电荷至源极120及漏极122。在一些实施例中，单个驱动线170可耦合至多个半导体元件110的一组源极120或一组漏极122，这些半导体元件110在第二方向(例如，y方向)上彼此平行。
109.虽然图2显示了具有圆形横截面形状的栅极通孔150及接口通孔130，但在其他实施例中，栅极通孔150或接口通孔130可具有任何适合横截面形状。举例而言，图6是根据一实施例的半导体元件的接口部分204的一部分204a的俯视图。接口部分204包括穿过ild 226直到设置于其下面的相应栅极层而形成的栅极通孔250阵列、及界定于延伸至接口部分204中的绝缘结构240中的接口通孔230阵列，为清晰起见，图6中显示了单个栅极通孔250及接口通孔230。栅极通孔250及接口通孔230中的各者具有多边形横截面形状，举例而言，如图6中所示的矩形形状。在其他实施例中，栅极通孔250及接口通孔230可具有方形、五边形、六边形、八边形、或任何其他适合多边形形状。栅极通孔250在第一方向(例如，x方向)上具有第一宽度w1，且接口通孔230在第一方向上具有第二宽度w2。第一宽度w1及第二宽度w2可彼此相同或不同。在各种实施例中，w1与w2之间的比率(w1:w2)可在1.5至0.5的范围内(例如，1.5、1.4、1.3、1.2、1.1、1、0.9、0.8、0.7、0.6、或0.5(包括))。考虑其他范围及值且在本揭露的范畴内。
110.图7是根据一实施例的半导体元件的接口部分304的一部分304a的俯视图。接口部分304包括穿过ild 326直到设置于其下面的相应栅极层而形成的栅极通孔350阵列、及界定于延伸至接口部分304的绝缘结构340中的接口通孔330阵列，为清晰起见，图7中示出了单个栅极通孔350及接口通孔330。栅极通孔350具有多边形横截面形状(例如，如图7所示的矩形形状)，接口通孔330中的各者具有带有长轴及短轴的闭合非多边形二维横截面形状，举例而言，如图7中所示的圆形形状。在其他实施例中，接口通孔330具有蛋形、椭圆形、或不对称形状。栅极通孔350在第一方向(例如，x方向)上具有第一宽度w1，且接口通孔330具有横截面第二宽度w2(例如，直径)。第一宽度w1大于第二横截面宽度w2。在各种实施例中，w1与w2之间的比率(w1:w2)可在1.2至2.0的范围内(例如，1.2、1.4、1.6、1.8或2.0(包括))。考虑其他范围及值且在本揭露的范畴内。
111.如图7中所示，栅极通孔350的中心点在x方向上与相应接口通孔330的中心点轴向对准。在其他实施例中，接口通孔可轴向偏移于栅极通孔。举例而言，图8是根据一实施例的半导体元件的接口部分404的一部分404a的俯视图。接口部分404包括穿过ild 426直到设置于其下面的相应栅极层而形成的栅极通孔450阵列、及界定于延伸至接口部分404的绝缘结构440中的接口通孔430阵列，为清晰起见，图8中显示了单个栅极通孔450及接口通孔430。栅极通孔450具有有第一宽度w1的矩形横截面形状，且接口通孔430具有有第二横截面
宽度w2的圆形形状，类似于图7的接口部分304的栅极通孔350及接口通孔330。然而，不同于接口部分304，图8的接口通孔430在第一方向(例如，x方向)上通过距离d轴向偏移于相邻栅极通孔450。在一些实施例中，距离d可在0.1w2至0.5w2(包括)的范围内，但考虑其他范围及值且在本揭露的范畴内。在一些实施例中，距离d经选择使得接口通孔430的外围边缘431在x方向上与定位于相邻于其的栅极通孔450的相应轴向边缘451轴向对准。
112.图9是根据一实施例的半导体元件的接口部分504的一部分504a的俯视图。接口部分504包括穿过ild 526直到设置于其下面的相应栅极层而形成的栅极通孔550阵列、及界定于延伸至接口部分504的绝缘结构540中的接口通孔530阵列，为清晰起见，图9中显示了单个栅极通孔550及接口通孔530。接口通孔530具有多边形横截面形状(例如，如图9所示的矩形形状)，且栅极通孔550中的各者具有闭合的非多边形二维横截面形状，举例而言，如图9所示的圆形形状。在其他实施例中，栅极通孔550可具有蛋形、椭圆形、或不对称形状。栅极通孔550在第一方向(例如，x方向)上具有第一横截面宽度w1(例如，直径)，且接口通孔530在第二方向上具有第二宽度w2，第二宽度w2大于第一横截面宽度w1。在各种实施例中，w1与w2之间的比率(w1:w2)可在0.5至0.8的范围内(例如，0.5、0.6、0.7、或0.8(包括))。考虑其他范围及值且在本揭露的范畴内。如图9中所示，栅极通孔550的中心点在x方向上与相应接口通孔530的中心点轴向对准。
113.图10是根据一实施例的半导体元件的接口部分604的一部分604a的俯视图。接口部分604包括穿过ild 626直到设置于其下面的相应栅极层而形成的栅极通孔650阵列、及界定于延伸至接口部分604的绝缘结构640中的接口通孔630阵列，为清晰起见，图10中显示了单个栅极通孔650及接口通孔630。栅极通孔650具有有第一横截面宽度w1的圆形横截面形状，且接口通孔630具有在第一方向(例如，x方向)上有第二宽度w2的矩形形状，类似于图9的接口部分504的栅极通孔550及接口通孔530。然而，不同于接口部分504，图10的栅极通孔650在第一方向(例如，x方向)上通过距离d轴向偏移于相邻接口通孔630。在一些实施例中，距离d可在0.1w1至0.5w1(包括)的范围内。考虑其他范围及值且在本揭露的范畴内。在一些实施例中，距离d经选择使得栅极通孔650的外围边缘651在x方向上与定位于相邻于其的接口通孔630的相应轴向边缘631轴向对准。
114.图11a至图11c示出了根据一实施例的用于形成半导体晶粒800，例如包括多个3d记忆体元件(例如，关于图1至图10描述的半导体晶粒中的任意者)的晶粒的方法700的流程图。举例而言，方法700的操作(或步骤)中的至少一些可用于形成3d记忆体元件(例如，半导体元件110)、纳米片晶体管元件、纳米线晶体管元件、垂直晶体管元件、或类似者。应注意，方法700仅是一实例，并不意欲为限制本揭露。因此，应理解，可在图11a至图11c的方法700之前、期间、及之后提供额外操作，且可在此仅简要描述一些其他操作。在一些实施例中，方法700的操作可与图12、图13、图14、图15、图16、图17、图18、图19、图20、图21a、图21b、图22a、图22b、图23a、图23b、图24、图25a、图25b、图26a、图26b、图26c、图27、图28a、图28b、图28c、图28d、图29、及图30中所示的实例半导体晶粒800在各种制造阶段处的透视图相关联，且在一些实施例中是针对表示3d记忆体元件的半导体晶粒800表示的，这些操作同样适用于任何其他半导体元件，举例而言，图6至图10中所示的半导体或任何其他半导体晶粒(例如，gaa fet元件、纳米片晶体管元件、纳米线晶体管元件、垂直晶体管元件等)。尽管图12至图30示出了包括多个半导体元件110及接口部分104的半导体晶粒800，但可理解，半导体晶
粒800可包括图12至图30中为了清楚起见而未显示的许多其他元件，诸如电感器、熔丝、电容器、线圈等。
115.方法700通常可包括提供一堆叠，堆叠包含交替堆叠于彼此顶部上的多个绝缘层与多个牺牲层。绝缘层中的一者可形成堆叠的底部层，且绝缘层中的另一者可形成堆叠的顶部层。方法700亦可包括在第一方向(例如，x方向)上在堆叠的轴向末端上形成接口部分，使得堆叠形成插入接口部分之间的元件部分，接口部分在垂直方向(例如，z方向)上具有梯状轮廓。方法700包括在元件部分中形成空腔阵列。通道层形成于空腔阵列中的各者的壁上。在空腔阵列中的各者中形成源极及漏极。方法700亦包括移除多个牺牲层，且在面向另一绝缘层的绝缘层的壁上形成自元件部分延伸至接口部分的多个记忆体层。方法700亦包括在垂直方向上在相邻绝缘层之间形成多个栅极层，使得多个记忆体层中的一记忆体层插入多个栅极层与多个绝缘层之间。
116.在一些实施例中，方法700亦包括在接口部分处形成ild。多个ild空腔穿过ild至包括于堆叠中的多个记忆体层中的各者而形成，使得记忆体层用作蚀刻终止。栅极通孔形成于层间介电质空腔中，栅极通孔中的各者穿过设置于多个栅极层上的多个记忆体层中的一记忆体层耦合至多个栅极层的一相应栅极层。在一些实施例中，方法亦包括在垂直于第一方向的第二方向上形成相邻于相应栅极通孔的多个接口通孔，且多个接口通孔中的各者耦合至多个栅极通孔中的各者。
117.进一步扩展，方法700开始于操作702，操作702包括提供基材，举例而言，图12中所示的基材107。基材107可是半导体基材，诸如体半导体、绝缘体上半导体(semiconductor-on-insulator，soi)基材、或类似者，其可经掺杂(例如，用p型或n型掺杂剂)或无掺杂。基材107可是晶圆，诸如硅晶圆。通常，soi基材包括形成于绝缘体层上的半导体材料层。绝缘体层可是例如埋入式氧化物(buried oxide，box)层、sio层、sin层、或类似者。绝缘体层安置于基材上，通常为硅或玻璃基材。亦可使用其他基材，诸如多层或梯度基材。在一些实施例中，基材107的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp、及/或gainasp；任何其他适合半导体材料、或其组合物。
118.在704处，在基材107上形成堆叠(例如，图12中所示的堆叠108)。堆叠包括在垂直方向(例如，z方向)上交替堆叠于彼此顶部上的多个绝缘层(例如，绝缘层112)与多个牺牲层(例如，图12中所示的牺牲层111)。对应于操作702～704，图12是设置于基材107上的堆叠108的俯视透视图。绝缘层112与牺牲层111在z方向上交替设置于彼此顶部上。举例而言，牺牲层111中的一者设置于绝缘层112中的一者上方，接着绝缘层112中的另一者设置于牺牲层111上，依此类推。如图12中所示，堆叠108的最顶层(例如，最远离于基材107的层)及最底层(例如，最近接于基材107的层)可包括一绝缘层112。虽然图12显示了堆叠108包括5个绝缘层112及4个牺牲层，但堆叠108可包括任意数目的绝缘层112及牺牲层111(例如，4、5、6、7、8、或甚至更多)。在各种实施例中，若堆叠108中牺牲层111的数目为n，则堆叠108中绝缘层112的数目可为n 1。
119.多个绝缘层112中的各者可具有约相同的厚度，举例而言，在约5nm至约100nm(包括)的范围内，或任何其他适合厚度。此外，牺牲层111可具有与绝缘层112相同或不同的厚度。牺牲层111的厚度可在几纳米至几十纳米的范围内(例如，在5纳米至100纳米(包括)的
范围内，或任何其他适合厚度)。
120.绝缘层112及牺牲层111具有不同的组成物。在各种实施例中，绝缘层112及牺牲层111具有在个别层之间提供不同氧化速度及/或不同蚀刻选择性的组合物。在一些实施例中，绝缘层112可由sio形成，而牺牲层111可由sin形成。在各种实施例中，如关于半导体元件110所述，绝缘层112可由任何适合第一材料(例如，绝缘材料)形成，且牺牲层111可由不同于第一材料的第二材料(例如，亦是绝缘材料)形成。在一些实施例中，牺牲层可包括sin、hfo2、tao
x
、tio
x
、alo
x
、或相对于绝缘层112具有高蚀刻选择性(例如，至少1:100的蚀刻选择性比，或任何其他适合蚀刻选择性比)的任何其他材料。牺牲层111仅是最终移除的间隔层，并不形成半导体晶粒800的作用组件。
121.在各种实施例中，绝缘层112及/或牺牲层111可自基材107磊晶生长。举例而言，绝缘层112及牺牲层111中的各者可通过分子束磊晶(molecular beam epitaxy，mbe)制程、化学气相沉积(chemical vapor deposition，cvd)制程(诸如金属有机cvd(metal organic cvd，mocvd)制程、熔炉cvd制程)、及/或其他适合磊晶生长制程来生长。在磊晶生长期间，基材107的晶体结构向上延伸，导致绝缘层112及牺牲层111具有与基材107相同的晶向。在其他实施例中，可使用原子层沉积(atomic layer deposition，ald)制程生长绝缘层112及牺牲层111。
122.操作706至716涉及在z方向上具有梯状或阶梯轮廓的接口部分的制造。举例而言，在操作706处，遮罩层(例如，图13中所示的遮罩层119)沉积于堆叠上，且经图案化。举例而言，如图13(显示了堆叠108的俯视透视图)中所示，遮罩层119沉积于堆叠108上，即，最顶绝缘层112上。在一些实施例中，遮罩层119可包括光阻剂(例如，正型光阻剂或负型光阻剂)，举例而言，相同光阻剂或不同光阻剂的单层或多层。在其他实施例中，遮罩层119可包括硬遮罩层，举例而言，多晶硅遮罩层、金属遮罩层、或任何其他适合遮罩层。
123.遮罩层119经图案化以在第一方向(例如，x方向)上蚀刻遮罩层119的轴向末端的部分，从而减小其轴向宽度。遮罩层119可使用光学微影术技术经图案化。通常，光学微影术技术利用形成遮罩层119的光阻剂材料且经沉积、辐照(曝光)、及显影，以移除光阻剂材料的一部分，在此实例中为遮罩层119的末端部分。剩余遮罩层119保护下伏材料，诸如经图案化遮罩层119之下的堆叠108的一部分，使其免受诸如蚀刻的后续处理步骤的影响。
124.在操作708处，蚀刻第一组或第一对绝缘层112与牺牲层111，其包括在第一方向(例如，x方向)上的遮罩层119的任一侧上的最顶绝缘层112及最顶牺牲层111。对应于操作708，图14是在蚀刻最顶绝缘层112及最顶牺牲层111之后包括堆叠108的半导体晶粒800的俯视透视图。如图14中所示，经图案化遮罩层119用于蚀刻包括于第一组中的最顶绝缘层112及最顶牺牲层111的经曝光部分，以形成自第一组绝缘层112与牺牲层111至紧接第一组之下设置的第二组的阶梯。在一些实施例中，蚀刻可是各向异性蚀刻(例如，反应离子蚀刻(reactive ion etching，rie)、中性束蚀刻(neutral beam etching，nbe)、深度反应离子蚀刻(deep reactive ion etch，drie)、及类似者、或其组合)，其在z方向上选择性地蚀刻最顶绝缘层112及牺牲层111的经曝光部分。
125.在一些实施例中，第一组的蚀刻可包括选择性蚀刻绝缘层112直到下伏牺牲层111经曝光的第一蚀刻，及蚀刻牺牲层111直到下伏绝缘层112经曝光的第二后续蚀刻。这种两步蚀刻制程可允许下伏牺牲层111或绝缘层112用作蚀刻终止，使得一旦紧接其之上的层的
一部分经移除，就可防止过度蚀刻。
126.在操作710处，再次蚀刻遮罩层119以减小其在x方向上的宽度。对应于操作710，图15是蚀刻遮罩层119之后半导体晶粒800的俯视透视图。如图15中所示，遮罩层119的轴向末端可使用与操作706所述相同的制程来蚀刻。在一些实施例中，在操作710处经蚀刻且移除的遮罩层119的部分的宽度与在操作706处经蚀刻且移除的遮罩层119的部分的宽度相同。
127.在操作712处，蚀刻第一组绝缘层与牺牲层、及第二组绝缘层与牺牲层。对应于操作712，图16是蚀刻第一组及第二组之后半导体晶粒800的俯视透视图。如图16中所示，第一组绝缘层112与牺牲层111及第二组绝缘层112与牺牲层111使用与操作708相同的制程来蚀刻，以便亦形成自第二组绝缘层112与牺牲层111至紧接于第二组之下的第三组的阶梯。此外，蚀刻亦导致第一组绝缘层112与牺牲层111、及第二组绝缘层112与牺牲层111在x方向上的长度上的减小。这些层的长度上的减小与在x方向上的操作610处遮罩层119的宽度的减小成比例。
128.在操作714处，重复操作706～712，以形成在遮罩层119任一侧上具有梯状轮廓的堆叠的轴向末端。举例而言，对应于操作714，图17显示了半导体晶粒800的俯视透视图。如图17中所示，重复操作706～712，直到自最底一组绝缘层112与牺牲层111至第一组绝缘层112与牺牲层111形成数个阶梯，且在第一方向(例如，x方向)上堆叠108的轴向末端部分104具有垂直方向(例如，z方向)上自最底一组绝缘层112与牺牲层111至第一组(即，最顶一组)绝缘层112与牺牲层111的梯状轮廓。应理解，最底绝缘层112不包括于最底一组绝缘层112与牺牲层111中。
129.在操作716处，蚀刻绝缘层112的经曝光部分。对应于操作716，图18是半导体晶粒800的俯视透视图。如图18中所示，在x方向上遮罩层119任一侧上包括于堆叠108的轴向末端部分104中的绝缘层112的经曝光部分经选择性蚀刻(例如，使用各向异性蚀刻，诸如rie、nbe、drie、及类似者、或其组合)。举例而言，蚀刻遮罩层119可经蚀刻以减小其宽度，且遮罩层119任一侧上绝缘层112的经曝光部分经蚀刻以曝光定位于轴向末端部分104中绝缘层112的经蚀刻部分之下的各个牺牲层111的一部分。轴向末端部分104形成半导体晶粒800的接口部分104，如图18中所示。接着，如图19中所示，移除遮罩层119(例如，透过溶剂或蚀刻剂中的各向同性蚀刻)，其留下交替堆叠于彼此顶部上的绝缘层112与牺牲层111的堆叠108，且具有中央元件部分102及设置于元件部分102的轴向末端上的接口部分104。接口部分104在垂直方向上具有梯状轮廓。半导体元件110(例如，记忆体元件)阵列形成于定位于轴向末端部分104之间的堆叠108的元件部分102中，且在本文描述的后面的操作中，栅极通孔及接口通孔形成于接口部分104中。
130.在操作718处，ild沉积于具有梯状轮廓的堆叠的轴向末端上。对应于操作718，图20是形成ild 126之后半导体晶粒800的俯视透视图。ild 126沉积于接口部分104上。ild 126可通过在部分形成的半导体晶粒800(例如，3d记忆体元件)上方大块沉积介电材料、且抛光大块介电质(例如，使用化学机械研磨(chemical-mechanical polishing，cmp))以平整最顶绝缘层112，使得ild 126仅设置于接口部分104上。ild 126的介电材料可包括sio、磷硅玻璃(psg)、硼硅玻璃(bsg)、硼磷硅玻璃(bpsg)、无掺杂硅玻璃(usg)、或其组合物。
131.在操作720处，在第一方向(例如，x方向)上穿过堆叠形成多个空腔，多个空腔自堆叠108的顶部延伸至基材107。对应于操作720，图21a是在穿过堆叠108形成沿z方向延伸的
多个空腔128之后半导体晶粒800的俯视透视图，且图21b是由图21a中箭头a所示的半导体元件的一部分的侧截面图。用于形成多个空腔128的蚀刻制程可包括电浆蚀刻制程，其可具有一定量的各向异性特性。举例而言，空腔128可例如通过在半导体晶粒800的顶表面(即堆叠108的最顶绝缘层112的顶表面及ild 126的顶表面)上沉积光阻剂或其他遮蔽层、及对应于遮蔽层中元件部分102上方界定的空腔128的一图案来形成(例如，透过光学微影术、e束微影术、或任何其他适合微影术制程)。在其他实施例中，可使用硬遮罩。
132.随后，可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合电浆蚀刻制程、rie、drie)来蚀刻元件部分102，诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源及其他适合蚀刻气体源以及其组合物可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体及其他适合钝化气体以及其组合物一起使用。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne的气体、及其他适合稀释气体及其组合物来稀释气体源及/或钝化气体，以形成空腔128。作为一非限制性实例，蚀刻制程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的源功率、偏置功率、压力、及流速。用于形成多个空腔128的蚀刻蚀刻穿过堆叠108的牺牲层111与绝缘层112中的各者，使得多个空腔128中的各者自最顶绝缘层112穿过最底绝缘层112延伸至基材107。
133.在操作722处，在多个空腔的壁上形成通道层，使得通道层自半导体晶粒的顶表面延伸至基材。在操作724处，在多个空腔中沉积绝缘材料，以便用绝缘材料填充多个空腔从而形成内部间隔结构。对应于操作722～724，图22a是形成通道层116及内部间隔结构115之后半导体晶粒800的俯视透视图，且图22b是由图22a中箭头b指示的半导体晶粒800的一部分的侧截面图。
134.通道层116形成于多个空腔128中的各者的内壁上。在一些实施例中，通道层116可由半导体材料形成，举例而言，si(例如，多晶硅或非晶硅)、ge、sige、碳化硅(sic)、igzo、ito、izo、zno、iwo、任何其他适合材料或其组合物。通道层116可使用物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合制程或其组合形成。可沉积共形涂布层，使得通道层116在多个空腔128中的各者的壁上连续。
135.接着用绝缘材料(例如，sio、sin、sin、sicn、sic、sioc、siocn、类似者、或其组合物)填充多个空腔128中的各者，以形成内部间隔结构115。在一些实施例中，内部间隔结构115可由与多个绝缘层112(例如，sio2)相同的材料形成。内部间隔结构115可使用物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合制程或其组合、高深宽比制程(high aspect ratio process，harp)、另一适用制程、或其组合来形成。
136.在操作728处，在内部间隔结构的轴向末端处形成源极及漏极，使得源极及漏极由内部间隔物间隔开。对应于操作728，图23a是形成源极120及漏极122之后半导体晶粒800的
俯视透视图，且图23b是由图23a中箭头c指示的半导体晶粒800的一部分的侧截面图。为了形成源极120及漏极122，在内部间隔结构115的轴向末端处蚀刻第二空腔直到基材，这形成了内部间隔物118。可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合电浆蚀刻制程、rie、drie)来蚀刻第二空腔，诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源及其他适合蚀刻气体源以及其组合物可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体及其他适合钝化气体以及其组合物一起使用。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne的气体、及其他适合稀释气体及其组合物来稀释气体源及/或钝化气体，以形成第二空腔。作为一非限制性实例，蚀刻制程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的源功率、偏置功率、压力、及流速。
137.源极材料及漏极材料沉积于第二空腔中以形成源极120及漏极122。源极120及漏极122可通过使用磊晶生长制程、物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合制程或其组合、高深宽比制程(high aspect ratio process，harp)、另一适用制程、或其组合在第二空腔中分别沉积源极材料及漏极材料(例如，诸如al、ti、tin、tan、co、ag、au、cu、ni、cr、hf、ru、w、pt、wn、ru的金属、或任何其他适合金属，或诸如igzo、ito、iwo、多晶si、非晶si的半导体、或任何其他适合材料或其组合物的半导体)来形成。原位掺杂(in-situ doping，isd)可应用于形成掺杂源极120及/或漏极122。在各种实施例中，通过将不同类型的掺杂剂布植至被选区域(例如，源极120或漏极122)以形成接合面(多个)来形成n型及p型fet。n型元件可通过布植砷(as)或磷(p)形成，而p型元件可通过布植硼(b)形成。源极120及漏极122定位于内部间隔物118的两侧上，且通过内部间隔物118彼此分离开，并自半导体晶粒800的顶表面延伸至基材107。此外，源极120、漏极122及内部间隔物118的外表面与通道层116接触。
138.在操作728中，在第一方向(例如，x方向)上穿过堆叠形成多个沟槽。对应于操作728，图24是在x方向上自元件部分102至接口部分104延伸穿过堆叠108形成多个沟槽132之后半导体晶粒800的俯视透视图。多个沟槽在x方向上延伸，且在y方向上彼此间隔开。可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合电浆蚀刻制程、rie、drie)来蚀刻多个沟槽132，诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源及其他适合蚀刻气体源以及其组合物可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体及其他适合钝化气体以及其组合物一起使用。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne的气体、及其他适合稀释气体及其组合物来稀释气体源及/或钝化气体，以形成多个沟槽132。作为一非限制性实例，蚀刻制程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的源功率、偏置功率、压力、及流速。
139.在操作730处，牺牲层经移除。对应于操作730，图25a是在移除牺牲层111之后半导体晶粒800的俯视透视图，且图25b是由图25a中箭头d指示的半导体晶粒800的一部分的侧截面图。举例而言，形成多个沟槽132曝光了牺牲层111的侧壁，从而允许蚀刻及移除牺牲层111。
140.在一些实施例中，可使用湿式蚀刻制程(例如，氢氟蚀刻、缓冲氢氟酸)来蚀刻牺牲层111。在其他实施例中，可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合电浆蚀刻制程、rie、drie)来蚀刻牺牲层111的经曝光表面，诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源及其他适合蚀刻气体源以及其组合物可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体及其他适合钝化气体以及其组合物一起使用。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne的气体、及其他适合稀释气体及其组合物来稀释气体源及/或钝化气体。作为一非限制性实例，蚀刻制程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的源功率、偏置功率、压力、及流速。牺牲层111的移除导致在相邻绝缘层边界之间(即，在相邻绝缘层112的顶表面与底表面之间)形成第三空腔117，且第三空腔117的一部分由通道层116界定。
141.在操作732处，多个记忆体层形成于面对另一绝缘层的绝缘层的壁上，且亦形成于通道层的外部经曝光表面上。在操作734处，在第三空腔中绝缘层之间形成多个栅极层，使得记忆体层插入多个栅极层中的各者与一相应绝缘层之间。对应于操作732～734，图26a是形成记忆体层114及栅极层124之后半导体晶粒800的俯视透视图，图26b是由图26a中箭头e指示的半导体晶粒800的一部分的侧截面图，图26c是沿图26a中线x-x截取的半导体晶粒800的接口部分104的侧截面图。
142.记忆体层114可包括铁电材料，举例而言，锆钛酸铅(pzt)、pbzr/tio3、batio3、pbtio2、hfo2、hr1-xz
rx
o2、zro2、tio2、nio、tao
x
、cu2o、nb2o5、alo
x
等。记忆体层114可使用物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、电浆增强化学气相沉积(plasma-enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、mbe、任何其他适合制程或其组合来形成。可沉积共形涂布层，使得记忆体层114在由绝缘层112限定的第三空腔117的壁上连续，且亦包括接口部分104中由ild 126限定(例如，在x-y平面及y-z平面中)、及元件部分102中由通道层116限定(例如，在x-z平面及y-z平面中)的部分。在一些实施例中，各个记忆体层114可包括单个层(例如，2、3、或甚至更多)。在其他实施例中，各个记忆体层114可包括多层，多层中的各者由相同材料或不同材料形成。
143.栅极层124可通过在记忆体层114之间的第三空腔117中填充栅极介电质及/或栅极金属来形成，使得栅极层124继承第三空腔117的尺寸及轮廓。在各种实施例中，栅极层124可由高k介电材料形成。尽管图26a至图26b中所示的栅极层124中的各者均显示为单层，但在其他实施例中，栅极层124可形成为多层堆叠(例如，包括栅极介电层及栅极金属层)，同时仍在本揭露的范畴内。栅极层124可由不同的高k介电材料或类似的高k介电材料形成。实例高k介电材料包括hf、al、zr、la、mg、ba、ti、pb的金属氧化物或硅酸盐、及其组合物。栅极层124可使用任何适合方法沉积，包括例如分子束沉积(molecular-beam deposition，mbd)、原子层沉积(atomic layer deposition，ald)、pecvd、及类似者。
144.栅极金属可包括多种金属材料的堆叠。举例而言，栅极金属可是p型功函数层、n型功函数层、其多层、或其组合(例如，al、ti、tin、tan、co、ag、au、cu、ni、cr、hf、ru、w、pt、wn、任何其他适合金属或其组合物)。功函数层亦可称为功函数金属。实例p型功函数金属可包
括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其他适合p型功函数材料、或其组合物。实例n型功函数金属可包括ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他适合n型功函数材料、或其组合物。功函数值与功函数层的材料组成物相关联，因此，选择功函数层的材料来调谐其功函数值，以便在待形成的元件中达成目标临限电压v
t
。功函数层(多个)可通过cvd、物理气相沉积(physical vapor deposition，pvd)、ald、及/或其他适合制程来沉积。
145.在第三空腔117中形成记忆体层114及栅极层124可导致记忆体材料及栅极金属沉积于基材107的经曝光表面以及面向多个沟槽132的绝缘层112的侧壁上。举例而言，使用选择性湿式蚀刻或干式蚀刻制程(例如，rie、drie等)蚀刻额外记忆体材料及栅极金属，直到沉积于绝缘层112的面向沟槽的轴向表面、及基材107的顶表面上的任何栅极材料及记忆体材料经移除，使得面向沟槽132的栅极层124及记忆体层114的轴向边缘与绝缘层112的相应轴向边缘基本轴向对准。栅极层124的形成导致在元件部分102中形成半导体元件110(例如，记忆体元件)阵列。栅极层124及记忆体层114自元件部分102延伸至接口部分104，使得一记忆体层114插入栅极层124与绝缘层112中的各者之间。此外，如图26c中所示，在接口部分104中，记忆体层114的一部分由ild 126限定。
146.在操作736处，在多个沟槽132中形成多个绝缘结构。对应于操作736，图27是形成多个绝缘结构140之后半导体晶粒800的俯视透视图。多个绝缘结构140可通过使用任何适合方法(例如，分子束沉积(molecular-beam deposition，mbd)、原子层沉积(atomic layer deposition，ald)、cvd、pecvd、mocvd、磊晶生长、及类似者)在多个沟槽132中沉积绝缘材料来形成。绝缘结构140可包括sio2、sion、sin、sicn、hfo2、tao
x
、tio
x
、alo
x
等。在一些实施例中，用于形成绝缘结构140的绝缘材料可与绝缘层112的材料相同。可在形成绝缘结构140之后执行cmp操作，以移除可沉积于半导体晶粒800的顶表面上的任何额外绝缘材料。
147.在操作738处，在接口部分中形成栅极通孔。对应于操作738，图28a是半导体晶粒800的俯视透视图，且图28b至图28d是沿图28a中所示的线y-y截取的在栅极通孔150的各种制造阶段处半导体晶粒800的侧截面图。如图28b中所示，栅极通孔150的制造包括在ild 126中形成直到各个记忆体层114的多个ild空腔149。可使用选择性蚀刻制程(例如，电浆蚀刻制程)形成多个ild空腔149，选择性蚀刻制程可具有一定量的各向异性特性。举例而言，可例如通过在半导体晶粒800的顶表面(即，堆叠108的最顶绝缘层112的顶表面及ild 126的顶表面)上沉积光阻剂或其他遮蔽层、及ild 126上方对应于ild 126中界定的ild空腔149的一图案，来形成ild空腔149(例如，透过光学微影术、e束微影术、或任何其他适合微影术制程)。在其他实施例中，可使用硬遮罩。
148.随后，可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合电浆蚀刻制程、rie、drie)来蚀刻ild 126，诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源及其他适合蚀刻气体源以及其组合物可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体及其他适合钝化气体以及其组合物一起使用。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne的气体、及其他适合稀释气体及其组合物来稀释气体源及/或钝化气体，以形成ild空腔149。作为一非限制性实例，蚀刻制程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的源功率、偏置功率、压力、及流速。用于形成多个ild空腔149的蚀刻对
于在形成记忆体层114的记忆体材料上方蚀刻形成ild 126的ild材料具有高选择性，使得记忆体层用作用于形成ild空腔149的蚀刻制程的蚀刻终止。以这种方式，记忆体层114用作蚀刻制程的蚀刻终止，从而防止蚀刻设置于其下面的栅极层124及/或绝缘层112。
149.接下来，如图28c中所示，举例而言，使用电浆蚀刻制程(例如，包括自由基电浆蚀刻、远端电浆蚀刻、rie、drie、或其他适合电浆蚀刻制程)、或湿式蚀刻制程选择性地蚀刻各个ild空穴149底座处的记忆体层114的经曝光部分，从而曝光多个栅极层124中的各者的顶表面125。用于蚀刻记忆体层114的蚀刻制程可对栅极层124的材料上方的记忆体层114的材料具有高蚀刻选择性。随后，如图28d中所示，使用导电材料(例如，钨(w)、铜(cu)、钴(co)、或任何其他适合材料)沉积于ild空腔149中，以形成自半导体晶粒800的顶表面延伸至相应的栅极层124的栅极通孔150。
150.在操作740处，形成多个接口通孔。对应于操作740，图29是形成接口通孔130之后半导体晶粒800的俯视透视图。接口通孔130可通过首先使用选择性蚀刻制程(例如，电浆蚀刻制程)在绝缘结构140中蚀刻空腔形成，选择性蚀刻制程可具有一定量的各向异性特性。举例而言，可通过在半导体晶粒800的顶表面上沉积光阻剂或其他遮蔽层、及ild 126上方的对应于ild 126中界定的接口通孔130的一图案来形成空腔(例如，透过光学微影术、e束微影术、或任何其他适合微影术制程)。在其他实施例中，可使用硬遮罩。
151.随后，可使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、及其他适合电浆蚀刻制程、rie、drie)来蚀刻绝缘结构140，诸如cl2、hbr、cf4、chf3、ch2f2、ch3f、c4f6、bcl3、sf6、h2、nf3的气体源及其他适合蚀刻气体源以及其组合物可与诸如n2、o2、co2、so2、co、ch4、sicl4的钝化气体及其他适合钝化气体以及其组合物一起使用。此外，对于电浆蚀刻制程，可使用诸如ar、he、ne的气体、及其他适合稀释气体及其组合物来稀释气体源及/或钝化气体，以形成空腔。作为一非限制性实例，蚀刻制程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏置功率、1毫托至5托的压力、及0sccm至5000sccm的蚀刻气流。然而，需注意，亦考虑这些范围之外的源功率、偏置功率、压力、及流速。在一些实施例中，空腔可经蚀刻穿过基材107，以允许接口通孔130与外部元件10介接。接下来，在空腔中沉积导电材料(例如，钨(w)、铜(cu)、钴(co)、或任何其他适合材料)，以形成自半导体晶粒800的顶表面延伸至基材107或基材107的底表面的接口通孔130。
152.在操作742处，在栅极通孔中形成至少一栅极贯通孔，且在接口通孔中形成至少一接口贯通孔。在操作744处，形成多个贯通孔帽，以将栅极通孔的栅极贯通孔(/多个)耦合至y方向上的相邻接口通孔的接口贯通孔(/多个)，从而将栅极通孔电耦合至相应接口通孔。此外，亦可形成驱动线，驱动线耦合第二方向(例如，y方向)上定位于平行于彼此的半导体元件110的源极/漏极的源极/漏极贯通孔，从而形成最终的半导体晶粒。对应于操作742～744，图30是半导体晶粒800的俯视透视图，显示了形成于栅极通孔150中的栅极贯通孔161及形成于接口通孔130中的接口贯通孔162。与栅极贯通孔161及接口贯通孔162同时，源极贯通孔及漏极贯通孔亦可分别形成于半导体元件110中的各者的源极120及漏极122中。
153.在一些实施例中，栅极贯通孔161及接口贯通孔162可分别至少部分地穿过栅极通孔150及接口通孔130设置。栅极贯通孔161及接口贯通孔162可由导电材料形成，举例而言，钨(w)、铜(cu)、钴(co)等。在一些实施例中，栅极贯通孔161及接口贯通孔162可使用双镶嵌制程形成。举例而言，可在栅极通孔150及接口通孔130中形成一空腔。在一些实施例中，间
隔层可被沉积于半导体晶粒800的顶表面(例如，最顶绝缘层112及ild 126的顶表面)上，且在间隔层中对应于栅极通孔150、接口通孔130、及源极/漏极120、122的位置处形成通路孔。在这些实施例中，可不在栅极通孔150及/或接口通孔130中形成空腔。
154.在一些实施例中，扩散阻障层(例如，基于ta的材料)可沉积于空腔中的各者中，且薄金属(例如，cu)种晶层沉积于扩散阻障层上(例如，使用pvd、cvd、mboe、ald等)。随后在金属种晶层上电镀金属(例如，cu)，直到金属填充沟槽且轴向向上突出ild 126及绝缘结构140。可重复制程，直到获得具有期望高度的栅极贯通孔161及接口贯通孔162。牺牲层可在形成各种贯通孔之前或之后、或在形成贯通孔帽之后移除，或留在半导体晶粒800的顶表面上。
155.各个贯通孔帽160耦合至栅极贯通孔161、及在y方向上定位于平行于栅极通孔150的接口通孔130的相应接口贯通孔162，且各个驱动线170分别耦合至y方向上定位于平行于彼此的半导体元件110中的各者的源极/漏极贯通孔。
156.贯通孔帽160及驱动线170可由导电材料形成，举例而言，钨(w)、铜(cu)、钴(co)等。贯通孔帽160及驱动线170亦可使用双镶嵌制程形成，举例而言，在形成贯通孔161及162之后且在移除间隔层之前。虽然显示的半导体晶粒800没有间隔层，但在一些实施例中，间隔层可保留在最终半导体晶粒800中。如图5中所示，贯通孔帽160将接口通孔130电耦合至在y方向上定位于平行于接口通孔130的栅极通孔150，从而电耦合至耦合至个别栅极通孔150的栅极层124。以这种方式，栅极启动信号可自外部元件10发送，透过接口通孔130、贯通孔帽160、及栅极通孔150至相应栅极层124。此外，当栅极层124经启动时，驱动线170可用于将电信号(例如，电流或电压)传送至相应源极120或自相应漏极122接收电信号(例如，电流或电压)。
157.在一些实施例中，半导体晶粒包含：元件部分，包含在第一方向上延伸的半导体元件阵列；及至少一接口部分，在第一方向上定位于相邻于元件部分的一轴向末端。接口部分在垂直方向上具有梯状轮廓。接口部分包含：包含交替堆叠于彼此顶部上的多个栅极层与多个绝缘层的一堆叠，及插入多个栅极层与多个绝缘层中的各者之间的记忆体层。于一些实施方式中，记忆体层设置于多个栅极层中的各者的至少一顶表面及一底表面上。于一些实施方式中，接口部分进一步包含：一栅极通孔阵列，栅极通孔阵列中的各者穿过记忆体层耦合至多个栅极层的一相应栅极层。于一些实施方式中，接口部分进一步包含设置于堆叠上的一层间介电质，且栅极通孔阵列穿过层间介电质界定。于一些实施方式中，半导体晶粒，其进一步包含在垂直于第一方向的一第二方向上相邻于栅极通孔阵列设置的一接口通孔阵列，接口通孔阵列中的各者电耦合至栅极通孔阵列的一相应栅极通孔。于一些实施方式中，至少一接口部分包含在第二方向上彼此平行设置的多个堆叠，多个堆叠中的各者对应于包括于阵列的半导体元件的一组半导体元件，且半导体晶粒进一步包含插入于第二方向上多个堆叠中的相邻堆叠之间的一绝缘结构。于一些实施方式中，多个接口通孔穿过绝缘体结构界定。于一些实施方式中，栅极通孔阵列中的各者及接口通孔阵列中的各者具有一多边形横截面形状。于一些实施方式中，栅极通孔阵列中的各者具有一多边形横截面形状，且接口通孔阵列中的各者具有一闭合非多边形二维横截面形状。于一些实施方式中，接口通孔阵列中的各者具有一多边形横截面形状，且栅极通孔阵列中的各者具有一闭合非多边形二维横截面形状。于一些实施方式中，接口通孔阵列中的各者在第一方向上轴向偏移
于栅极通孔阵列的一相邻栅极通孔。
158.在一些实施例中，半导体晶粒包含：在第一方向上延伸的记忆体元件阵列，记忆体元件阵列中的各者包含：源极、在第一方向上与源极间隔开的漏极、设置于源极及漏极外表面上的通道层、及多个记忆体层。多个记忆体层中的各者的一部分与通道层的外表面的一部分接触。于一些实施方式中，记忆体元件阵列中的各者包含设置于通道层的多个外表面上的一堆叠，堆叠包含交替堆叠于彼此顶部上的多个栅极层与多个绝缘层，且多个记忆体层中的一记忆体层插入于多个栅极层与多个绝缘层中的各者之间。于一些实施方式中，多个记忆体层中的各者的一部分插入于栅极层与通道层之间。于一些实施方式中，半导体晶粒，其进一步包含：至少一接口部分，在第一方向上定位于相邻于元件部分的一轴向末端，其中堆叠的一部分延伸至接口部分中，堆叠的部分在一垂直方向上具有一梯状轮廓。于一些实施方式中，接口部分进一步包含：一栅极通孔阵列，栅极通孔阵列中的各者穿过记忆体层耦合至多个栅极层的一相应栅极层。于一些实施方式中，半导体晶粒，其进一步包含在垂直于第一方向的一第二方向上相邻于栅极通孔阵列设置的一接口通孔阵列，接口通孔阵列中的各者电耦合至栅极通孔阵列的一相应栅极通孔。
159.在一些实施例中，一种半导体晶粒的制造方法包含：提供一堆叠，堆叠包含交替堆叠于彼此顶部上的多个绝缘层与多个牺牲层。接口部分在第一方向上形成于堆叠的轴向末端处，使得堆叠形成插入接口部分之间的元件部分，接口部分在垂直方向上具有梯状轮廓。在元件部分中形成空腔阵列。在空腔阵列中的各者的壁上形成通道层，且在空腔阵列中的各者中形成源极及漏极。多个牺牲层经移除，在面对另一绝缘层的绝缘层的壁上形成自元件部分延伸至接口部分的多个记忆体层；及在垂直方向上相邻绝缘层之间形成多个栅极层，使得多个记忆体层中的一记忆体层插入于多个栅极层与多个绝缘层中的各者之间。于一些实施方式中，方法，其进一步包含以下步骤：在多个接口部分处形成一层间介电质；穿过层间介电质选择性地将多个层间介电质空腔蚀刻至包括于堆叠中的多个记忆体层中的各者；及在多个层间介电质空腔中的各者中形成多个栅极通孔，多个栅极通孔中的各者穿过设置于多个栅极层上的多个记忆体层中的一记忆体层耦合至多个栅极层的一相应栅极层。于一些实施方式中，方法，其进一步包含以下步骤：在垂直于第一方向的一第二方向上形成相邻于多个相应栅极通孔的多个接口通孔；及将多个接口通孔中的各个接口通孔电耦合至多个栅极通孔的一相应栅极通孔。
160.前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。