一种VCSEL阵列的TO封装结构的制作方法

一种vcsel阵列的to封装结构
技术领域
1.本实用新型涉及光电子器件领域，具体涉及一种vcsel阵列的to封装结构。


背景技术：

2.垂直腔面发射激光器( vcsel) 已经广泛应用于短距离的数据通信和并行高速光纤通信。vcsel具有低成本、低阈值、高速率和低功耗等优点，其在模块封装中通常使用to46同轴封装，vcsel的测试和老化也在to46封装形式下进行。to（transistoroutline，最早定义被为晶体管外壳）封装是指同轴封装，由于其制作工艺简单、生产成本低、便于灵活使用等优势而被广泛应用于光电子器件如激光二极管的封装中。
3.目前由于高速及集成应用需求，需要vcsel阵列器件，如1*4 阵列，即芯片切割时1行包括4颗vcsel芯片，如下图所示，图1为同面vcsel阵列10（以同面电极vcsel 1*4阵列为例），正极pad（即正极焊盘）11和负极pad（即负极焊盘）12在同一个面。图2为异面vcsel阵列20（以异面电极vcsel 1*4阵列为例），正极pad21和负极pad（图中未画出）不在同一个面。
4.当半导体激光线芯片进行封装时，一般会在vcsel芯片下方放置热沉，同轴封装用的热沉作为vcsel的直接载体，主要解决芯片的散热和电极的连接问题。
5.如图3所示，以异面电极为例，在同轴封装的过程中，首先把热沉24焊接在to管座23上，然后，异面vcsel阵列20焊接到热沉24上，把其中一个vcsel的负极pad通过焊线25连接到一个to管脚26，正极pad21则通过焊线25连接到另一个to管脚26。传统的热沉24的材料为氮化铝aln（也可选用碳化硅、kovar合金等高导热系数、高电阻率和低热膨胀系数的材料），热沉24的上表面涂有可焊性较好的金属层241。
6.同理，如图4所示，以同面电极为例，在同轴封装的过程中，首先把热沉14焊接在to管座13上，然后，同面vcsel阵列10焊接到热沉14上，具有金属层141的热沉14焊接在to管座13上，把其中一个vcsel的负极pad12通过焊线15连接到一个to管脚26，正极pad11则通过焊线25连接到另一个to管脚26。
7.然而，当需要对整个阵列芯片进行测试或者老化评估其性能时，随机选取其中的一颗芯片进行打线（如图3中的焊线15），再对其进行测试和老化。这是因为to46通常是对单颗vcsel芯片打线封装，由于to46管脚数量、管脚打线面积的限制，多根焊线会有打线交叉干扰、或者焊线遮挡芯片出光等原因，无法对阵列内所有vcsel芯片进行打线，使得vcsel芯片与to管脚连通，从而无法对整个vcsel阵列器件进行测试或者老化评估其性能。


技术实现要素：

8.本实用新型所要解决的技术问题在于提供一种vcsel阵列的to封装结构，可以将整个vcsel阵列器件连通，并通过to管脚加电测试或者老化。
9.为解决上述技术问题，本实用新型的技术解决方案是：
10.一种vcsel阵列的to封装结构，包括to管座、贯穿to管座的复数根to管脚、热沉、异面vcsel阵列和复数个焊线，热沉焊接在to管座上，热沉的上表面具有导电涂层；导电涂层
分割成三个部分，分别为芯片部、正极连接部和负极连接部，异面vcsel阵列置于芯片部上，通过焊线每个vcsel芯片的正电极pad与正极连接部连接，通过焊线每个vcsel芯片的负电极pad与负极连接部连接，负极连接部和正极连接部分别通过焊线与to管座连接。
11.进一步，负极连接部和正极连接部呈条状，互为平行分布。
12.进一步，负极连接部和正极连接部呈梳齿状，互为凹凸分布。
13.进一步，导电涂层为ti/pt/au由下至上依次层叠设置或者为tiw/ni/au由下至上依次层叠设置。
14.进一步，tiw的厚度范围为0.1μm-0.2μm，ni的厚度大于等于0.1μm，au的厚度大于等于1μm。
15.一种vcsel阵列的to封装结构，包括to管座、贯穿to管座的复数根to管脚、热沉、同面vcsel阵列和复数个焊线，热沉焊接在to管座上，热沉的上表面具有导电涂层；导电涂层分割成两个部分，分别为芯片部和连接部，vcsel芯片组件置于芯片部上，通过焊线每个vcsel芯片的正电极pad与连接部连接，每个vcsel芯片的负电极pad与热沉的上表面导电涂层连接，连接部和芯片部分别通过焊线与to管座连接。
16.进一步，连接部为一个单元，呈条状，平行于芯片部。
17.进一步，连接部为间隔设置的两个单元，呈条状，互为平行分布，或者，连接部为间隔设置的两个单元，呈梳齿状，互为凹凸分布。
18.进一步，导电涂层为ti/pt/au依次层叠设置或者为tiw/ni/au依次层叠设置。
19.进一步，tiw的厚度范围为0.1μm-0.2μm，ni的厚度大于等于0.1μm，au的厚度大于等于1μm。
20.本实用新型通过特殊的热沉（submount）设计，保证在to46封装方案下，可以将vcsel阵列的所有器件连通，并通过to管脚加电测试和老化。
附图说明
21.图1是现有同面电极vcsel阵列；
22.图2是现有异面电极vcsel阵列；
23.图3是现有异面电极vcsel阵列to封装示意图；
24.图4是现有同面电极vcsel阵列to封装示意图；
25.图5是本实用新型的实施例一的to封装示意图；
26.图6是本实用新型的实施例二的to封装示意图；
27.图7是本实用新型的实施例一的热沉剖面示意图；
28.图8是本实用新型的实施例三的to封装示意图；
29.图9是本实用新型的实施例三的热沉剖面示意图。
具体实施方式
30.下面结合附图和具体实施例对本实用新型作进一步详述。在此需要说明的是，若出现术语“上”、“下”、“内”、“外”等方位或位置关系为基于附图所示的方位或者位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述，不能理解为对本实用新型的限制。下面所描述的本实用新型各个实施例中所涉及的技术特征只要彼此之
间未构成冲突就可以相互组合。
31.本实用新型所揭示的是一种vcsel阵列的to封装结构，如图5所示，为本实用新型的实施例一，包括to管座33、复数根to管脚32、热沉34、异面vcsel芯片组件20和复数个焊线35。复数根to管脚32贯穿to管座33，热沉34的下表面通过银胶焊接工艺和to管座33相连，热沉34的上表面具有导电涂层。
32.如图7所示，热沉34上表面的导电涂层分割成三个部分，分别为芯片部341、正极连接部342和负极连接部343，异面vcsel芯片组件20置于芯片部341上，通过焊线351每个vcsel芯片的正电极pad11与正极连接部342连接，通过焊线352每个vcsel芯片的负电极pad12与负极连接部343连接（即阵列芯片的所有正极都并联到一起，负极并联到一起，同时正负极分开），负极连接部343和正极连接部342分别通过焊线35与to管座32连接。
33.如图5所示，在本实施例中，正极连接部342和负极连接部343呈条状分布，两者互相平行，焊线351的长度大于焊线352的长度。
34.也可以如图6所示，热沉44上表面的导电涂层分割成三个部分，分别为芯片部441、正极连接部442和负极连接部443，异面vcsel芯片组件20置于芯片部441上，通过焊线451每个vcsel芯片的正电极pad11与正极连接部442连接，通过焊线452每个vcsel芯片的负电极pad12与负极连接部443连接，负极连接部443和正极连接部442分别通过焊线45与to管座42连接。此时，正极连接部342和负极连接部343呈梳齿状，相互为凹凸分布。焊线451的长度等于焊线452的长度，长度一样有利于打线时的便利，工艺更简单。
35.如图8所示，一种vcsel阵列的to封装结构，包括to管座53、贯穿to管座的复数根to管脚52、热沉54、同面vcsel阵列10和复数个焊线55，热沉54的下表面通过银胶焊接工艺和to管座53相连，热沉54的上表面具有导电涂层。
36.如图9所示，热沉54的上表面的导电涂层分割成两个部分，分别为芯片部541和连接部542，vcsel芯片组件10置于芯片部541上，通过焊线551每个vcsel芯片的正电极pad11与连接部542连接，每个vcsel芯片的负电极pad与热沉54的下表面连接，连接部542和芯片部541分别通过焊线55与to管座52连接。
37.进一步，导电涂层具体为ti/pt/au依次层叠设置或者tiw/ni/au依次层叠设置。钛和钛钨作为种子金，以便导电涂层更好的涂布在热沉上。
38.进一步，tiw的厚度范围为0.1μm-0.2μm，ni的厚度大于等于0.1μm，au的厚度大于等于1μm。
39.在实际生产中，由于异面电极vcsel阵列芯片共用负极，对于热沉可以简化上表面的导电涂图案的设计，但为了使热沉和同面电极vcsel方案兼容，也可采用连接部为间隔设置的两个单元，呈条状，互为平行分布（如图7所示）。或者，连接部为间隔设置的两个单元，呈梳齿状，互为凹凸分布。
40.本实用新型在传统to46封装的基础上，通过设计特殊的热沉（submount），将vcsel阵列并联连接，再通过焊线将热沉和to管脚连接，从而在传统测试设备的基础上，对整个阵列芯片进行加电测试和老化。
41.以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型的技术范围作任何限制，故但凡依本实用新型的权利要求和说明书所做的变化或修饰，皆应属于本实用新型专利涵盖的范围之内。