组网布局方法、装置、设备和存储介质与流程

1.本发明涉及集成电路芯片设计领域，具体涉及一种组网布局方法、装置、设备和存储介质。


背景技术：

2.当用户芯片设计逻辑所耗费的资源大于一颗可编辑逻辑器件（fpga）的上限时，需要将用户芯片设计分割成多个部分，每个部分称为逻辑分组，每个逻辑分组会被分配到对应的一颗fpga上，分组与分组之间通过fpga之间的物理互连线进行通信。现有分割过程是直接将用户芯片设计进行分割成n个分组，而后随机将n个分组分配到m个逻辑阵列的验证系统的组网中。如果遇到分组之间的逻辑连线（通信信号）不存在直接物理连接的情况，则对该逻辑信号进行路径调整，使其经过其他中间fpga进行路由中转。这样会发生具有大量对外连接关系的逻辑分组被分配到组网拓扑结构的边缘上，相当于一个连接关键分组、连接热点分组，被分配到了边缘地带，比如一个矩阵型的验证阵列的边上，这样不仅会产生更多的路由中转，需要跨越更多的互连线，从而增大互联代价，增加信号传送延时，而且导致通信效率低下，如其他与其有连接的分组需要长距离通信才能到达边缘，再从边缘取回信号处理的结果。而且，松散的排布方法可能会占用更多的fpga数量，且系统阵列的边缘地带要通过中转fpga进行信号路由，中转路径占用了本可以不使用的fpga，不仅增加了非必要的器件损耗，也造成了资源浪费。


技术实现要素：

3.因此，为了克服上述现有技术的缺点，本发明提供一种减少中转路由路径数量、互联代价、通信延时，提高验证系统的通信效率，从而提高验证频率，加快验证过程的组网布局方法、装置、设备和存储介质。
4.为了实现上述目的，本发明提供一种组网布局方法，包括：根据组网文件对设计文件进行组网分割，获得组网分割结果，该组网分割结果用于描述超图节点在逻辑阵列系统中对应的分配位置和彼此之间的连接关系；获取逻辑阵列的物理组网数据；将组网分割结果中的各个逻辑分组基于所述物理组网数据进行分配，得到至少一个第一布局；将互联代价最小的所述第一布局设定为最终布局。
5.在其中一个实施例中，所述将组网分割结果中的各个逻辑分组基于所述物理组网数据进行分配，得到至少一个第一布局，包括：将组网分割结果中的各个逻辑分组分别设定为第一布局节点；根据广度优先遍历剩余所述逻辑分组，并基于所述物理组网数据分配所述组网分割结果的所述逻辑分组，得到多个第一布局。
6.在其中一个实施例中，所述将组网分割结果中的各个逻辑分组基于所述物理组网数据进行分配，得到至少一个第一布局，包括：遍历所有节点，将选择度值最大的逻辑分组作为第一布局节点；按照广度优先的访问顺序确定不同层次的所述逻辑分组的布局顺序；基于所述物理组网数据和所述布局顺序对所述逻辑分组进行分配，得到第一布局。
7.在其中一个实施例中，所述根据组网文件对设计文件进行组网分割，获得组网分割结果，包括：根据组网文件对设计文件进行组网分割，获得第一分割结果及对应的第一分割负面影响函数值；对所述第一分割结果进行聚类；对聚类后的所述第一分割结果中各个逻辑分组中的超图节点进行节点位置理论调整，计算每次调整后的分割负面影响函数值，确定最小负面影响函数值并实际调整所述逻辑分组中的节点位置；重新聚类，并迭代上步操作，直至调整后的分割负面影响函数值最小的减小值不超过预设阈值，根据此时的逻辑分组得到组网分割结果。
8.一种组网布局装置，包括：组网分割模块，用于根据组网文件对设计文件进行组网分割，获得组网分割结果，该组网分割结果用于描述超图节点在逻辑阵列系统中对应的分配位置、逻辑分组和彼此之间的连接关系；物理数据获取模块，用于获取逻辑阵列的物理组网数据；分配模块，用于将组网分割结果中的各个逻辑分组基于所述物理组网数据进行分配，得到至少一个第一布局；布局模块，用于将互联代价最小的所述第一布局设定为最终布局。
9.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现上述方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述的方法的步骤。
11.与现有技术相比，本发明的优点在于：结合物理组网数据和组网文件的逻辑分组之间的连接关系，生成了互联代价最小的布局，减少中转路由路径数量、互联代价、通信延时，提高验证系统的通信效率，从而提高验证频率，加快验证过程；同时使得逻辑分组的布局更为紧密集中，节省逻辑阵列使用数量，提高资源使用效率。
附图说明
12.为了更清楚地说明本技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
13.图1是本发明的实施例中组网布局方法的流程示意图；图2是本发明的实施例中逻辑分组的示意图；图3是本发明的实施例中可编辑逻辑阵列的示意图；图4是本发明的实施例中组网布局的流程示意图；图5是本发明的实施例中逻辑分组布局结果的示意图；图6是本发明的实施例中组网分割的流程示意图；图7是本发明的实施例中组网布局装置的结构框图；图8是本发明的实施例中计算机设备的内部结构图。
具体实施方式
14.下面结合附图对本技术实施例进行详细描述。
15.以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。显然，所描述的实施例仅仅是本技术
一部分实施例，而不是全部的实施例。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
16.要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本技术，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目和方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
17.还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本技术的基本构想，图式中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
18.另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。
19.如图1所示，本技术实施例提供一种组网布局方法，可以应用在终端或服务器上，终端可以但不限于是各种个人计算机、笔记本电脑、智能手机、平板电脑和便携式智能设备，服务器可以用独立的服务器或者是多个服务器组成的服务器集群来实现，方法包括以下步骤：步骤101，根据组网文件对设计文件进行组网分割，获得组网分割结果，该组网分割结果用于描述超图节点在逻辑阵列系统中对应的分配位置、逻辑分组和彼此之间的连接关系。
20.服务器根据组网文件对设计文件进行组网分割。组网文件用于描述验证系统的硬件资源信息，可以包括可编辑逻辑器件阵列的数量、可编辑逻辑器件之间的拓扑结构、各可编辑逻辑器件的资源容量和互连关系等。组网分割数量为n，硬件资源信息包含可编辑逻辑器件的总数量m以及各可编辑逻辑器件之间的布局拓扑结构，互连线连接关系等，其中，m≥n。逻辑分组是指分配在某块fpga上的超图节点的集合，逻辑分组是多个超图节点的集合，一个逻辑分组里面有很多超图节点，两个逻辑分组之间的连线权重就是两个超图节点集合之间的超图节点连接的总和。
21.服务器可以根据设计文件生成组网布局文件。组网布局文件可以是由组网文件和布局文件组合得到的。布局文件包含逻辑分组在所述可编辑逻辑阵列上的布局。设计文件用于描述电路系统的各电路节点的结构以及电路节点之间的连接关系。设计文件中包含很多逻辑程序块（module），逻辑程序块间存在嵌套或并列等关系，每个逻辑程序块与电路系统的各电路节点对应。电路节点可以是一个或多个电子元件。设计文件可以是verilog，vhdl，systemverilog等格式文件；网表是rtl经过rtl逻辑综合后形成的网状数据结构，同样描述了用户的设计逻辑，rtl或网表设计通过语法解析器在内存中形成语法树图。rtl可
以通过逻辑综合过程转化为网表。rtl和网表均都有层级嵌套结构，都有包含逻辑功能的逻辑程序块，逻辑程序块和逻辑程序块之间有通信信号，信号也可以穿过逻辑程序块传递到内部。因而，服务器可以通过建模和抽象将设计文件转换成超图结构；然后根据组网文件对设计文件进行组网分割，获得组网分割结果。
22.步骤102，获取逻辑阵列的物理组网数据。
23.服务器从硬件资源信息获取逻辑阵列的物理组网数据。物理组网数据是可编辑逻辑器件之间的拓扑结构、各可编辑逻辑器件的资源容量和互连关系等。
24.步骤103，将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局。
25.服务器将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局。服务器确定逻辑分组的布局顺序，即先分配哪个逻辑分组。例如，当某设计文件在超图建模后的超图结构如图2所示，其中节点代表逻辑分组，节点间的连线代表逻辑分组间的通信关系，连线权重代表通信流量的大小。将图2的设计文件在图3所示的一矩阵型fpga阵列进行布局。服务器可以按照广度优先的访问顺序确定不同层次节点的布局顺序，在广度优先搜索的同层节点中按照边权从大到小的顺序确定访问顺序。然后，服务器将逻辑分组放入矩阵中心处，然后依次按照确定的访问顺序进行布局，得到至少一个第一布局。
26.步骤104，将互联代价最小的第一布局设定为最终布局。
27.服务器将互联代价最小的第一布局设定为最终布局。互联代价是边权跨越逻辑阵列边界的次数乘以边权，同时该路线距离为直接转弯的曼哈顿距离，因为在矩阵中相邻的逻辑阵列之间才存在物理互联线。
28.上述方法，结合物理组网数据和组网文件的逻辑分组之间的连接关系，生成了互联代价最小的布局，减少中转路由路径数量、互联代价、通信延时，提高验证系统的通信效率，从而提高验证频率，加快验证过程；同时使得逻辑分组的布局更为紧密集中，节省逻辑阵列使用数量，提高资源使用效率。
29.在其中一个实施例中，将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局，包括：将组网分割结果中的各个逻辑分组分别设定为第一布局节点；根据广度优先遍历剩余逻辑分组，并基于物理组网数据分配组网分割结果的逻辑分组，得到多个第一布局。
30.服务器将组网分割结果中的各个逻辑分组分别设定为第一布局节点；根据广度优先遍历剩余逻辑分组，并基于物理组网数据分配组网分割结果的逻辑分组，得到多个第一布局。因此在此实施例中，服务器会根据每个逻辑分组均生成对应的第一布局，以便后续进行互联代价的计算验证。
31.如图4所示，在其中一个实施例中，将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局，包括：步骤401，遍历所有节点，将选择度值最大的逻辑分组作为第一布局节点。
32.服务器遍历所有节点，将选择度值最大的逻辑分组作为第一布局节点。选择度值是指超图节点的对外连线数量。以图2为例，节点d的选择度值为4，节点d为第一布局节点。
33.步骤402，按照广度优先的访问顺序确定不同层次的逻辑分组的布局顺序。
34.服务器按照广度优先的访问顺序确定不同层次的逻辑分组的布局顺序。服务器以d点为起点，按照广度优先的访问顺序确定不同层次节点的布局顺序，在广度优先搜索的同层节点中按照边权从大到小的顺序确定访问顺序（因为边权大可能引起的互联代价也大，先让它对应的节点进行摆放有利于减小互联代价，减小因位置被抢占/受限而造成额外的fpga跨越连线），它们的访问顺序分别为e,b,c,g,f,a。
35.步骤403，基于物理组网数据和布局顺序对逻辑分组进行分配，得到第一布局。
36.服务器基于图3的边长为4*3的长方形逻辑阵列矩阵，先将第一布局节点d放入矩阵中心处，然后依次按照e,b,c,g,f,a进行布局。具体地，服务器按照广度优先的访问顺序也就是按照以某点为起始点，如d，与其他节点的连接远近顺序，如d点走过一次边就可以到达b,c,e,g，称为第一访问圈；从b,c,e,g任意一点出发再走过一次边可以到达的所有点为第二访问圈；如果某点可以被多个访问圈，可从不同的路径被包含，那么以最小的访问圈为准。然后，服务器按照访问顺序，b可以选择的有3个相同代价的区域，可随机选择一个放入，并逐步按照访问顺序，直到最后一个节点。因此在图中，服务器可以得到至少一个以节点d为中心的第一布局。
37.在一个实施例中，在步骤403中对节点进行布局时，还可以遵循“寻找使得新的待分配节点与矩阵中的已完成布局的节点产生的互联代价最小的位置”原则，那么最终初始布局布线的结果为图5。当摆放g的时候，g的可选择区域是唯一的，不然放入其他任何未占用位置都会产生与已摆放完毕的节点产生更大的互联代价。当按照顺序分配好e，b，c的时候，而后对g进行分配：将g尝试分配到任何还没分配的fpga上，如图5中第一排第二个fpga上，与已有布局节点产生的互联代价为4 4 1=9；g如果分配到左上角，则产生的互联代价为4 1 1=6；不难算出，g如果放到其他位置，不再能找到小于6互联代价的位置，所有g的分配位置为左上角并完成配置，与矩阵中已有节点形成新的现有布局状态，暂且命名为state_g。后续待分配节点a在分配时则在state_g中的其他未分配的fpga上进行尝试选最小互联代价的位置。
38.而且，白色节点g和节点d之间的直角路径也就是中转路径，形成的距离叫做曼哈顿距离，白色g和d之间的、完成连线中转的那块fpga（g所在的fpga）就叫做gd之间的中转fpga。如图5所示，右侧三个fpga并没有使用，而如果所有节点按照随机位置进行布局，极有可能形成分散的排布，届时中转连线不得不穿过那些本可以不使用的fpga，把本可以不使用的fpga因为中转加入进验证系统，造成系统硬件资源的浪费。
39.如图6所示，在一个实施例中，根据组网文件对设计文件进行组网分割，获得组网分割结果，包括：步骤601，根据组网文件对设计文件进行组网分割，获得第一分割结果及对应的第一分割负面影响函数值。
40.服务器根据组网文件中的硬件资源信息对设计文件进行初始分割，获得初始分割结果及对应的初始分割负面影响函数值。服务器读入设计文件，根据硬件资源信息，根据最小分割原理，对设计文件进行初始分割，获得初始分割结果，计算初始分割结果的分割负面影响函数值bad_mul。服务器生成分割结果变量group_var，分割结果变量group_var描述超图节点在逻辑阵列系统中对应的分配位置和彼此之间的连接关系，以及对应的分割负面影响函数值。所有分割结果变量group_var的集合构成了初始分割结果。
41.步骤602，对第一分割结果进行聚类。
42.服务器对初始分割结果进行聚类。服务器可以按照各节点的连接关系紧密程度，将连接紧密的多个小节点聚类成一个大节点，大节点的权重为小节点权重之和，大节点的对外连接关系继承了所有小节点的对外连接关系，且属于小节点彼此之间、内部的连接关系则被隐藏，从而实现了节点的封装聚类操作。
43.步骤603，对聚类后的第一分割结果中各个逻辑分组中的超图节点进行节点位置理论调整，计算每次调整后的分割负面影响函数值，确定最小负面影响函数值并实际调整逻辑分组中的节点位置。
44.服务器对聚类后的初始分割结果中各个逻辑分组进行节点位置理论调整，计算每次调整后的分割负面影响函数值，确定最小负面影响函数值并实际调整逻辑分组中的节点位置。假设聚类后的节点数量为n，节点从1到n依次编号；验证系统的逻辑阵列数量为m，逻辑阵列从1到m依次编号。创建m个队列结构，每个队列结构的长度为n。从节点1开始，其他节点位置保持不变，将节点1依次尝试分配在第1块逻辑阵列中、第2块逻辑阵列中
…
，一直到第m块逻辑阵列中，其他节点位置保持不变，每次分配后将大节点分散后，计算本次分配尝试的负面影响函数值bad_mul，将此值存储在相对应的队列的第一个位置，如节点1尝试分配在第x块逻辑阵列中，则该函数值存储在第x块逻辑阵列的第1个位置；如此时是编号为e的节点尝试分配在第x块逻辑阵列中，则其函数值存储在第x块逻辑阵列的第e个位置。也即节点的序号代表了它在队列中的第几个位置，该节点尝试分配的逻辑阵列位置代表了它在第几队列。依照上述方法，对1~n的每个节点进行位置调整尝试并将对应调整后的负面影响函数值bad_mul存入队列中，某节点在尝试分配过程中，其他节点保持位置不变。其中，分散操作是与步骤302中的聚类操作的逆操作，也即把大节点恢复到小节点集合的形态，以方便进行负面影响函数值的计算。
45.当服务器确定最小负面影响函数值并实际调整逻辑分组中的节点位置。取m个队列中的所有元素的最小值，如果比group_var中的初始分割负面影响函数值要大，则终止流程；否则继续。例如第i队列的第j个元素为最小，那么就可以确定本次迭代中的最优操作为：将第j个大节点搬移至第i个逻辑阵列中。服务器将逻辑分组调整后得到的分割结果变量更新为group_var。
46.步骤604，重新聚类，并迭代上步操作，直至调整后的分割负面影响函数值最小的减小值不超过预设阈值，根据此时的逻辑分组得到组网分割结果。
47.服务器重新聚类，并迭代上步操作，直至调整后的分割负面影响函数值最小的减小值不超过预设阈值，根据此时的逻辑分组得到优化后的组网分割结果。
48.上述方法，通过节点聚类与分散、位置的不断调整迭代优化分割结果，获得逐步性能更优的版本。
49.在一个实施例中，分割负面影响函数值bad_mul可以代表从不同分割方法原理的角度出发，对验证系统所产生的负面影响的大小。bad_mul = k1*bad_ffd k2*bad_clk k3*bad_delay k4*bad_tdm
…
kn*bad_***bad_mul可以指代总体负面影响，其中包含了用户可指定配置的影响因素bad_***和对应的影响系统kn，影响因素之间应尽量保持原理和分割目标相互隔离、独立，避免重复分析引入的误差。
50.其中，bad_ffd是基于寄存器分布位置的切割策略影响值。用户设计的数字逻辑电路通常存在众多寄存器，寄存器之间在一定节拍的时钟下进行有规律地、周期性地传递数据，在一个时钟周期内，数据具有一定的准备时间以达到电路系统的彼此协同工作，而寄存器之间存在较少组合逻辑的路径，数据等待间隙较大，可以在这条路径上进行切割加以利用间隙冗余。bad_ffd的计算方法为：对用户设计中的逻辑进行识别，筛选寄存器对之间的路径，并计算寄存器对之间路径上的组合逻辑所产生的延时大小；遍历并列举经过切割的路径，即跨越了逻辑阵列之间的路径，将该路径上经过的组合逻辑产生的延时加和得到bad_ffd。
51.bad_clk是基于时钟域的切割策略影响值。用户数字逻辑设计中存在一个或多个时钟域，即产生数字电路所需的时钟节拍的逻辑区域，如果这些区域被切割到，也即在时钟域内部加入较大延时，那么延时会转嫁给接受、使用该时钟域输出时钟信号的逻辑电路，造成对系统频率的限制，所以该分割方法保护时钟域，即不在时钟域内进行切割。bad_clk的计算方法为：识别所有时钟域，按照时钟域输出时钟信号所覆盖的范围定义各个时钟域的重要性权重；遍历每个时钟域的切割次数，时钟域被切割一次，bad_clk即累加对应时钟域的权重值。
52.bad_delay是基于时序分析关键路径的分割策略影响值。分割方法以时序性能作为优化目标，在分割前对用户设计逻辑进行提前时序分析，识别出关键路径，也即在数字电路中比较关键、时间要求更高的电路路径，该类型的路径如果引入过多延时将影响整个系统的工作频率。所以分割方法需要将关键路径尽量分配到逻辑阵列内部，而避免遭到分割。bad_delay的计算方法为：首先对用户逻辑电路进行静态时序分析，获得每一条时序路径的建立时间（setup time）与保持时间(hold time)的裕度值（slack）；根据预先设定的裕度阈值将时序路径分为关键路径和非关键路径，其中关键路径的裕度小于阈值；统计所有被切割到的关键路径（即该路径跨越逻辑阵列），计算跨越逻辑阵列产生的线缆延时并累加得到bad_delay。
53.bad_tdm是基于tdm的切割策略影响值。tdm为时分复用器件，实际上是指一个能够完成串并转换的ip核，在逻辑阵列中与用户设计一同运行。它的出现是为了解决逻辑阵列之间物理线缆数量有限的瓶颈，将需要在逻辑阵列之间传递的信号在传输前进行并转串，通过互连线到达目标fpga后进行串转并的操作将信号分开。时分复用比率，也即多少个信号共同分享一根电缆线，常常决定了整个系统的工作频率，局域最大时分复用比率将引起局域最大的延时，最大延时的局域决定整个系统的最高运行频率。bad_ tdm的计算方法为：结合组网信息，计算每对逻辑阵列之间需要经过互连线传输的逻辑信号数量和实际物理线缆数量，逻辑信号数量除以实际物理线缆数量得到tdm ratio，取逻辑阵列对之间的最大ratio为bad_tdm。
54.在一个实施例中，如图7所示，提供了一种组网布局装置，装置包括组网分割模块701、物理数据获取模块702、分配模块703和布局模块704。
55.组网分割模块701，用于根据组网文件对设计文件进行组网分割，获得组网分割结果，该组网分割结果用于描述超图节点在逻辑阵列系统中对应的分配位置、逻辑分组和彼此之间的连接关系。
56.物理数据获取模块702，用于获取逻辑阵列的物理组网数据。
57.分配模块703，用于将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局。
58.布局模块704，用于将互联代价最小的第一布局设定为最终布局。
59.在一个实施例中，分配模块包括：第一节点设定单元，用于将组网分割结果中的各个逻辑分组分别设定为第一布局节点。
60.布局单元，用于根据广度优先遍历剩余逻辑分组，并基于物理组网数据分配组网分割结果的逻辑分组，得到多个第一布局。
61.在一个实施例中，分配模块包括：第一节点设定单元，用于遍历所有节点，将选择度值最大的逻辑分组作为第一布局节点。
62.顺序确定单元，用于按照广度优先的访问顺序确定不同层次的逻辑分组的布局顺序。
63.布局单元，用于基于物理组网数据和布局顺序对逻辑分组进行分配，得到第一布局。
64.在一个实施例中，组网分割模块包括：分割单元，用于根据组网文件对设计文件进行组网分割，获得第一分割结果及对应的第一分割负面影响函数值。
65.聚类单元，用于对第一分割结果进行聚类。
66.调整单元，用于对聚类后的第一分割结果中各个逻辑分组中的超图节点进行节点位置理论调整，计算每次调整后的分割负面影响函数值，确定最小负面影响函数值并实际调整逻辑分组中的节点位置。
67.迭代单元，用于重新聚类，并迭代上步操作，直至调整后的分割负面影响函数值最小的减小值不超过预设阈值，根据此时的逻辑分组得到组网分割结果。
68.关于组网布局装置的具体限定可以参见上文中对于组网布局方法的限定，在此不再赘述。上述组网布局装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
69.在一个实施例中，提供了一种计算机设备，该计算机设备可以是服务器，其内部结构图可以如图8所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口和数据库。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的数据库用于存储组网文件等数据。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种组网布局方法。
70.本领域技术人员可以理解，图8中示出的结构，仅仅是与本技术方案相关的部分结构的框图，并不构成对本技术方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
71.在一个实施例中，提供了一种计算机设备，包括存储器和处理器，该存储器存储有
计算机程序，该处理器执行计算机程序时实现以下步骤：根据组网文件对设计文件进行组网分割，获得组网分割结果，该组网分割结果用于描述超图节点在逻辑阵列系统中对应的分配位置和彼此之间的连接关系；获取逻辑阵列的物理组网数据；将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局；将互联代价最小的第一布局设定为最终布局。
72.在一个实施例中，处理器执行计算机程序时实现的将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局，包括：将组网分割结果中的各个逻辑分组分别设定为第一布局节点；根据广度优先遍历剩余逻辑分组，并基于物理组网数据分配组网分割结果的逻辑分组，得到多个第一布局。
73.在一个实施例中，处理器执行计算机程序时实现的将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局，包括：遍历所有节点，将选择度值最大的逻辑分组作为第一布局节点；按照广度优先的访问顺序确定不同层次的逻辑分组的布局顺序；基于物理组网数据和布局顺序对逻辑分组进行分配，得到第一布局。
74.在一个实施例中，处理器执行计算机程序时实现的根据组网文件对设计文件进行组网分割，获得组网分割结果，包括：根据组网文件对设计文件进行组网分割，获得第一分割结果及对应的第一分割负面影响函数值；对第一分割结果进行聚类；对聚类后的第一分割结果中各个逻辑分组中的超图节点进行节点位置理论调整，计算每次调整后的分割负面影响函数值，确定最小负面影响函数值并实际调整逻辑分组中的节点位置；重新聚类，并迭代上步操作，直至调整后的分割负面影响函数值最小的减小值不超过预设阈值，根据此时的逻辑分组得到组网分割结果。
75.在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：根据组网文件对设计文件进行组网分割，获得组网分割结果，该组网分割结果用于描述超图节点在逻辑阵列系统中对应的分配位置和彼此之间的连接关系；获取逻辑阵列的物理组网数据；将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局；将互联代价最小的第一布局设定为最终布局。
76.在一个实施例中，计算机程序被处理器执行时实现的将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局，包括：将组网分割结果中的各个逻辑分组分别设定为第一布局节点；根据广度优先遍历剩余逻辑分组，并基于物理组网数据分配组网分割结果的逻辑分组，得到多个第一布局。
77.在一个实施例中，计算机程序被处理器执行时实现的将组网分割结果中的各个逻辑分组基于物理组网数据进行分配，得到至少一个第一布局，包括：遍历所有节点，将选择度值最大的逻辑分组作为第一布局节点；按照广度优先的访问顺序确定不同层次的逻辑分组的布局顺序；基于物理组网数据和布局顺序对逻辑分组进行分配，得到第一布局。
78.在一个实施例中，计算机程序被处理器执行时实现的根据组网文件对设计文件进行组网分割，获得组网分割结果，包括：根据组网文件对设计文件进行组网分割，获得第一分割结果及对应的第一分割负面影响函数值；对第一分割结果进行聚类；对聚类后的第一分割结果中各个逻辑分组中的超图节点进行节点位置理论调整，计算每次调整后的分割负面影响函数值，确定最小负面影响函数值并实际调整逻辑分组中的节点位置；重新聚类，并
迭代上步操作，直至调整后的分割负面影响函数值最小的减小值不超过预设阈值，根据此时的逻辑分组得到组网分割结果。
79.本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（rom）、可编程rom（prom）、电可编程rom（eprom）、电可擦除可编程rom（eeprom）或闪存。易失性存储器可包括随机存取存储器（ram）或者外部高速缓冲存储器。作为说明而非局限，ram以多种形式可得，诸如静态ram（sram）、动态ram（dram）、同步dram（sdram）、双数据率sdram（ddrsdram）、增强型sdram（esdram）、同步链路（synchlink） dram（sldram）、存储器总线（rambus）直接ram（rdram）、直接存储器总线动态ram（drdram）、以及存储器总线动态ram（rdram）等。
80.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以权利要求的保护范围为准。