像素感测件及其制造方法与流程

1.本揭露内容是有关于一种像素感测件，特别是有关于一种含有传输鳍式场效晶体管的像素感测件。


背景技术：

2.互补式金属氧化物半导体(complementary metal oxide semiconductor，cmos)影像感测件可包含多个像素感测件。互补式金属氧化物半导体影像感测件的像素感测件可包含传输晶体管，其中传输晶体管可包含光电二极管及传输栅极。上述光电二极管是配置以转换入射光的光子为电子的光电流，且传输栅极是配置以控制光电二极管及漏极区域间的光电流的流动。此漏极区域可配置以接收光电流，使光电流可被测量及/或被传输至互补式金属氧化物半导体影像感测件的其他区域。


技术实现要素：

3.本揭露内容提供一种像素感测件，可包含但不限于光电二极管及传输鳍式场效晶体管(transfer fin field effect transistor，finfet)，其中传输鳍式场效晶体管是配置以从光电二极管传输光电流至像素感测件的漏极区域，且传输鳍式场效晶体管可包含n型区域的至少一部分、耦合漏极区域的漏极延伸区域、耦合n型区域及漏极延伸区域的多个通道鳍及传输栅极，其中传输栅极的至少部分环绕多个通道鳍。
4.本揭露内容还提供一种像素感测件的制造方法。首先，于像素感测件的基质中，形成传输鳍式场效晶体管(transfer finfet)的多个通道鳍，其中传输鳍式场效晶体管可例如包含于像素感测件中。接着，于基材中，形成光电二极管的n型区域，其中光电二极管可例如包含于像素感测件中。然后，于基材中，形成传输鳍式场效晶体管的漏极延伸区域，其中此些通道鳍耦合n型区域及漏极延伸区域。接下来，于基材中，形成漏极区域，其中漏极区域耦合漏极延伸区域。接着，形成传输栅极，其中传输栅极至少部分环绕此些通道鳍。然后，连接漏极区域至第一内连线，并连接传输栅极至第二内连线。
5.本揭露内容又提供一种像素感测件，可包含但不限于基质、于基质中的多个通道鳍、n型区域、漏极延伸区域、耦合漏极延伸区域的源极区域、于此些通道鳍下方的p型区域，以及传输栅极。于上述此些通道鳍的第一侧，n型区域耦合此些通道鳍，且于此些通道鳍相对于第一侧的第二侧，漏极延伸区域耦合些通道鳍。上述传输栅极可例如位于p型区域，且传输栅极环绕此些通道鳍的至少三侧。
附图说明
6.根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征仅作示意之用并非按照比例绘示。事实上，为了清楚讨论，许多特征的尺寸可以经过任意缩放。
7.图1是绘示本揭露内容所示的可能实施的系统及/或方法的例示性环境的示意图；
8.图2是绘示本揭露内容描述的例示性像素阵列的示意图；
9.图3a至图3c是绘示本揭露内容描述的例示性像素感测件的示意图；
10.图4a至图4o是绘示本揭露内容描述的例示性实施方式的示意图；
11.图5a至图5h是绘示本揭露内容描述的例示性实施方式的示意图；
12.图6是绘示本揭露内容描述的例示性像素感测件的示意图；
13.图7是绘示本揭露内容描述的传输栅极结构及通道鳍结构的例示性实施方式的示意图；
14.图8是绘示图1的一或多装置的例示性元件的示意图；
15.图9是绘示与形成像素感测件相关的例示性制程的流程图。
16.【符号说明】
17.100:环境
18.102:沉积工具
19.104:曝光工具
20.106:显影工具
21.108:蚀刻工具
22.110:平坦化工具
23.112:电镀工具
24.114:离子布植工具
25.116:晶圆/晶粒运输工具
26.200:像素阵列
27.202,300:像素感测件
28.302:基材
29.304:光电二极管
30.306a,306b,306c:n型区域
31.308,316:p型区域
32.310:漏极延伸区域
33.312:漏极区域
34.314:传输栅极
35.318a:n型掺杂上传输栅极电极区域
36.318b:传输栅极电极
37.320:单元p型井区域
38.322:深p型井区域
39.324:隔离结构
40.326:场布植层
41.328,332:氧化物层
42.330:栅极介电层
43.334:远距电浆氧化物层
44.336:接触蚀刻停止层
45.338:第一内连线
46.340:金属化层
47.342:p

离子层
48.344:抗反射涂层
49.346:彩色滤光层
50.348:微透镜层
51.350:传输鳍式场效晶体管
52.352:通道鳍
53.354:长度
54.356:宽度
55.358a,358b:缓冲氧化区域
56.360:隔离区域
57.400,500,700:实施方式
58.602:深n型区域
59.702:延伸布植
60.704:多氧化物层
61.706:氮化钛层
62.708,710:氮化钽层
63.712:铝钛层
64.714:钨层
65.800:装置
66.810:总线
67.820:处理器
68.830:记忆体
69.840:储存元件
70.850:输入元件
71.860:输出元件
72.870:通讯元件
73.900:制程
74.910,920,930,940,950,960,970:方块
具体实施方式
75.以下揭露内容提供了各种实施例或例示，以实现本揭露内容的不同特征。下文所述的元件与配置的具体例子是用以简化本揭露内容。当可想见，此等叙述仅为例示，其本意并非用于限制本揭露内容。举例而言，在下文的描述中，将第一特征形成于第二特征上方或上面，可能包含某些实施例其中所述的第一与第二特征彼此直接接触；亦可能包含某些实施例其中于上述第一与第二特征之间还形成其他特征，而使得第一与第二特征可能没有直接接触。此外，本揭露内容可能会在多个实施例中重复使用元件符号及/或标号。此种重复使用乃是基于简化与清楚的目的，且其本身不代表所讨论的不同实施例及/或组态之间的关系。
76.进一步地，本揭露内容使用的空间相关用语，例如“之下(beneath)”、“下方(below)”、“低于(lower)”、“之上(above)”、“上方(upper)”等类似用语，是为了方便说明图中绘示的一元件或特征相应于另一或多个元件或特征之间的关系。此等空间相关用语其本意除了图中所绘示的方位之外，还涵盖了装置在使用或操作中所处的多种不同方位。可将所述设备放置于其他方位(如，旋转90度或处于其他方位)，并可相应解释本揭露内容使用的空间相关描述。
77.像素感测件可包含平面传输晶体管，其中在基材中，通道区域分开像素感测件的光电二极管及漏极区域，且平面传输栅极是位于通道上方，以控制通道的运作。通过选择性形成贯穿平面通道的导体路径(如：当传输晶体管是在“开”的配置)，以允许电子流过通道，或通过移除导体路径，以避免电子流过通道(如：当传输晶体管是在“关”的配置)，平面传输栅极可控制电子从光电二极管从通道传输至漏极区域。当像素感测件的大小持续缩小，平面传输栅极的控制通道及切换开与关配置的能力下降。特别的是，当平面传输栅极的长度下降时，平面传输栅极可能失去避免电子流过通道的能力(或避免漏电流流过通道的能力)。
78.本揭露内容描述的一些实施方式提供一种包含传输鳍式场效晶体管(fin field effect transistor，finfet)的像素感测件。传输鳍式场效电晶包含像素感测件的光电二极管的至少一部分、与漏极区域有关的延伸区域、多个通道鳍及传输栅极，其中传输栅极至少部分环绕此些通道鳍，以控制传输鳍式场效晶体管的运作。在传输鳍式场效晶体管中，传输栅极包覆每个此些通道鳍(如：至少三侧)，以提供传输栅极上方较大的表面积，让传输栅极能控制电子传输。较大的表面积使得对传输鳍式场效晶体管的控制较佳，从而可降低像素感测件的切换时间(因而使像素感测件的性能更快)，且可降低与平面传输晶体管的像素感测件相关的漏电流。
79.图1是绘示本揭露内容所示的可能实施的系统及/或方法的例示性环境100的示意图。如图1所示，环境100可包含多个半导体制程工具及晶圆/晶粒运输工具116。多个半导体制程工具可包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112、离子布植工具114及/或其他类型的半导体制程工具。包含此些半导体制程工具的环境100可包括半导体无尘室(semiconductor clean room)、半导体代工厂(semiconductor foundry)、半导体制程设备及/或制造设备(manufacturing facility)以及其他例子。
80.沉积工具102是一种包含半导体制程腔室及一或多可在基材上面沉积各种材料的设备的半导体制程工具。在一些实施方式中，沉积工具102包含可在基材(如：晶圆)上面沉积光阻层的旋转涂布工具。在一些实施方式中，沉积工具102包含化学气相沉积(chemical vapor deposition，cvd)工具，如：电浆辅助化学气相沉积(plasma-enhanced chemical vapor deposition，pecvd)工具、高密度电浆化学气相沉积(high-density plasma cvd，hdp-cvd)工具、低大气压力电浆化学气相沉积(sub-atmospheric cvd，sacvd)工具、原子层沉积(atomic layer deposition，ald)工具、电浆辅助化学气相沉积(plasma-enhanced chemical vapor deposition，pecvd)工具，或其他类型的化学气相沉积工具。在一些实施方式中，沉积工具102包含物理气相沉积(physical vapor deposition，pvd)工具，如：溅射(sputtering)工具或其他类型的物理气相沉积工具。在一些实施方式中，例示性环境100包
含各种沉积工具102。
81.曝光工具104是一种可暴露光阻于辐射源的半导体制程工具，上述辐射源可如紫外(ultraviolet，uv)光[如：深紫外线源、极紫外线(extreme uv，euv)源及/或类似物]、x光源、电子束(e-beam)光源及/或类似物。曝光工具104可暴露光阻层于辐射源，以从光罩转移图案至光阻层。图案可包含用以形成一或多个半导体元件的一或多个半导体元件层图案，可包含用以形成半导体元件的一或多个结构的图案，可包含用以蚀刻半导体元件的各个部分的图案，及/或类似物。在一些实施方式中，曝光工具104包含扫描器(scanner)、步进器(stepper)或其他相似类型的曝光工具。
[0082]
显影工具106是一种可将暴露于辐射源的光阻层显影的半导体制程工具，以显影出从曝光工具104转移至光阻层的图案。在一些实施方式中，显影工具106通过移除光阻层未曝光的部分，以显影出图案。在一些实施方式中，显影工具106通过移除光阻层曝光的部分，以显影出图案。在一些实施方式中，显影工具106通过化学显影剂的使用，溶解光阻层曝光或未曝光的部分，以显影出图案。
[0083]
蚀刻工具108是可蚀刻基材、晶圆或半导体元件的各种类型的材料的半导体制程工具。举例而言，蚀刻工具108可包含湿式蚀刻工具、干式蚀刻工具及/或类似物。在一些实施方式中，蚀刻工具108包含填充蚀刻剂的腔室，且基材是放置于腔室中达特定时间，以移除基材的一或多个部分的特定量。在一些实施方式中，蚀刻工具108可利用电浆蚀刻或电浆辅助蚀刻，以蚀刻基材的一或多个部分，其中电浆蚀刻或电浆辅助蚀刻可涉及使用离子化气体，以等向性或方向性蚀刻上述一或多部分。
[0084]
平坦化工具110是可抛光或平坦化晶圆或半导体元件的种层的半导体制程工具。举例而言，平坦化工具110可包含化学物理平坦化(chemical mechanical planarization，cmp)工具及/或对沉积或电镀的材料的层或表面进行抛光或平坦化的其他类型的平坦化工具。平坦化工具110可结合使用化学或机械力(如：化学蚀刻及自由研磨抛光)，以抛光或平坦化半导体元件的表面。平坦化工具110可结合抛光垫(polishing pad)及固定环(retaining ring)(如：通常包含直径大于半导体元件)使用具有研磨性(abrasive)或腐蚀性(corrosive)化学研磨浆(slurry)。抛光垫及半导体元件可通过动态研磨头挤压在一起，且利用固定环固定。动态研磨头可以不同旋转轴旋转，以移除材料并拉平半导体元件的不规则地形，从而使半导体元件扁平(flat)或平坦化(planar)。
[0085]
电镀工具112是可利用一或多种金属电镀基材(如：晶圆、半导体元件及/或其他类似物)或其部分的半导体制程工具。举例而言，电镀工具112可包含铜电镀元件、铝电镀元件、镍电镀元件、锡电镀元件、复合材料或合金(如：锡银、锡铅及/或类似物)电镀元件及/或用于一或多种导体材料、金属及/或相似类型材料的电镀元件。
[0086]
离子布植工具114是一种可布植离子于基材的半导体制程工具。在电弧室中，离子布植工具114可从如气体或液体的源材料制造离子。源材料可提供于电弧室中，并释放阴极及电极间的电弧电压，以制造电浆，且使电浆含有源材料的离子。一或多个萃取电极可用以从电弧室中的电浆萃取出离子，并加速离子，以形成离子束。离子束可被导向基材，使离子是布植于基材的表面下。
[0087]
晶圆/晶粒运输工具116包含移动式机器人、机械手臂、运输车(tram car)或有轨车(rail car)及/或其他类型的元件，其中此元件可用于在半导体制程工具(包含沉积工具
102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112、离子布植工具114)及/或来往其他位置(如：晶圆货架、储存室及/或类似物)间运输晶源及/或晶粒。在一些实施方式中，晶圆/晶粒运输工具116可为程序化元件，且晶圆/晶粒运输工具116是配置以行进特定路线及/或可半自动化或自动化运作。
[0088]
图1所示的元件的数量及配置是做为一或多个例子。在实施时，和图1相比，可具有额外的元件、较少的元件、不同的元件、或不同配置的元件。进一步地，图1所示的二或多个元件可于单一元件中实施，或图1所示的单一设备可以多个分散的元件实施。此外，通过另一种方式，环境100的一组元件(如：一或多个元件)可进行上述一或多种功能，如同环境100的另一组设备所进行的功能。
[0089]
图2是本揭露内容中的一种例示性像素阵列200(或其部分)的示意图。像素阵列200可包含于影像感测件[如：互补式金属氧化物半导体(cmos)影像感测件、背照式(bsi)互补式金属氧化物半导体影像感测件或其他类型的影像感测件]。
[0090]
图2表示像素阵列200的上下相反的示意图。如图2所示，像素阵列200可包含多个像素感测件202。如图2进一步所示，像素感测件可排列成栅状。在一些实施方式中，像素感测件202呈方形(如图2的例子所示)。在一些实施方式中，像素感测件202包含其他形状，如：圆形、八角形、菱形及/或其他形状。
[0091]
像素感测件202可配置以感测及/或累积入射光(如：直接射向像素阵列200的光)。举例而言，像素感测件202可吸收并累积入射光的光子于光电二极管中。在光电二极管中累积的光子可产生电荷，其中电荷可表示入射光的强度或亮度(如：更大的电荷量可对应较大的强度或亮度，且较小的电荷量可对应较小的强度或亮度)。
[0092]
像素阵列200可电性连接影像感测件的后段制程(back-end-of-line，beol)金属化堆(未绘示)。后段制程金属化堆可电性连接像素阵列200，以控制电路，其中此电路可用以测量累积于像素感测件202中的入射光，并转换上述测量为电信号。
[0093]
如上述所示，图2提供一个例示。其他例子可相异于图2所述。
[0094]
图3a至图3c是本揭露内容描述的例示性像素感测件300的示意图。像素感测件300可包含传输鳍式场效晶体管，其中传输鳍式场效晶体管是配置以从像素感测件300的光电二极管传输光电流至像素感测件300的漏极区域。在一些实施方式中，像素感测件300可配置以做为像素感测件202及/或可配置以实施像素感测件202，且像素感测件300是包含于像素阵列200中。在一些实施方式中，像素感测件300可包含于影像感测件。此影像感测件可为互补式金属氧化物半导体影像感测件、背照式互补式金属氧化物半导体影像感测件或其他类型的影像感测件。
[0095]
图3a绘示像素感测件300的剖面图。如图3a所示，像素感测件300可包含基材302。基材302可包含半导体晶粒基材、半导体晶圆或可形成半导体像素于其中的其他类型的基材。在一些实施方式中，基材302是由硅(silicon，si)(如：硅基材)、含硅的材料、如砷化镓(gaas)的三五族复合物(iii-v compound)、绝缘层上硅(silicon on insulator，soi)或可从入射光的光子产生电荷的其他类型的半导体材料形成。在一些实施方式中，基材302由如掺杂硅等掺杂材料(如：p型掺杂材料或n型掺杂材料)形成。
[0096]
像素感测件300可包含光电二极管304，且光电二极管304是包含于基材302中。光电二极管304可包含掺杂各种类型的离子的多个区域，以形成p-n接面或pin接面[如：p型部
分、内在(intrinsic)(或未掺杂)型部分、及n型部分间的接面]。举例而言，基材302可掺杂n型掺杂物，以形成光电二极管304的一或多个n型掺杂物区域(包含：306a、306b及306c)，且基材302可掺杂p型掺杂物，以形成光电二极管304的p型掺杂物区域308。光电二极管304可配置以吸收入射光的光子。由于光电效应，光子的吸收造成光电二极管304聚集电荷(称为光电流)。光子可撞击光电二极管304，而造成电子于光电二极管304中发射。
[0097]
包含在光电二极管304中的区域可堆叠及/或垂直排列。举例而言，p型区域308可包含于一或多n型区域306上方。此p型区域308可为一或多个n型区域306提供杂讯隔离(noise isolation)，且可促进光电流产生于光电二极管304中。p型区域308(就如光电二极管304)可与基材302的顶表面隔开(如：向下)，以对像素感测件300的一或多上层予以杂讯隔离及/或漏光隔离(light-leakage isolation)。基材302的顶表面及p型区域308间的间隙可降低像素感测件300的充电(charging)、可降低对光电二极管304的电浆损坏(plasma damage)的可能性及/或可降低像素感测件300的暗电流及/或像素感测件300的白色像素性能以及其他例子。
[0098]
一或多个n型区域可包含n型区域306a、n型区域306b及n型区域306c。n型区域306b可位于n型区域306c上方(over)及/或上面(on)，且n型区域306a可位于n型区域306b上方及/或上面。n型区域306b及n型区域306c可称为深层n型区域或深层n型井(deep n-wells)且可延伸光电二极管304的n型区域306。此可在光电二极管304中增加光子吸收的面积。此外，至少一或多个n型区域(包含306a、306b及306c)的支组(subset)的掺杂浓度可不相同。举例而言，相对于n型区域306b及n型区域306c，n型区域306a的n型掺杂物的浓度较高，且相对于n型区域306c，n型区域306b的n型掺杂物的浓度较高。因此，形成n型掺杂物的梯度，而可增加向上移动至光电二极管304的电子。
[0099]
像素感测件300可包含和漏极延伸区域310及漏极区域312，其中漏极区域312耦合及/或电性连接的漏极延伸区域310。漏极延伸区域310可相邻漏极区域312。漏极区域312可包含高度掺杂的n型区域(如：n

掺杂区域)。漏极延伸区域310可包含轻度掺杂的n型区域，且此轻度掺杂的n型区域促进光电流从n型区域306a传输至漏极区域312。漏极延伸区域310可与基材302的顶表面隔开(如：往下)，以从像素感测件300的一或多上层提供杂讯隔离及/或漏光隔离。基材302的顶表面及漏极延伸区域310间的间隔可为漏极延伸区域310提升杂讯隔离、可减少像素感测件300中的杂讯隔离及/或随机电报杂讯(random telegraph noise)、可降低对漏极延伸区域310的电浆损坏的可能性及/或可降低像素感测件300的暗电流及/或像素感测件300的白色像素性能以及其他例子。
[0100]
像素感测件300可包含传输栅极(transfer gate)314，以控制光电二极管304及漏极区域312间的光电流的传输。传输栅极314可通电(energize)(如：对传输栅极314施加电压或电流)，以导致导体通道形成于光电二极管304及漏极延伸区域310间。通过对传输栅极314断电(de-energizing)，导体通道可移除或关闭，而阻断及/或避免光电二极管304及漏极区域312间的光电流的流动。p型区域316可包含于传输栅极314下方，以于传输栅极314、基材302及/或像素感测件300的其他区域间提供电性绝缘(electrical isolation)。
[0101]
传输栅极314可耦合及/或电性连接至栅极电极堆叠，其中电极堆叠包含n型掺杂上传输栅极电极区域318a及传输栅极电极318b。传输栅极电极318b可包含于基材302的顶表面的部分上方，且n型掺杂上传输栅极电极区域318a可位于传输栅极电极318b上方
(over)及/或上面(on)。n型掺杂上传输栅极电极区域318a可包含一层n

掺杂多晶硅。传输栅极电极318b烤包含多硅晶层。
[0102]
像素感测件300可包含多个区域，以于像素感测件300及相邻像素感测件间，提供电性绝缘及/或光学绝缘。像素感测件300可包含单元p型井(cell p-well，cpw)区域320及深p型井(deep p-well，dpw)区域322，其中深p型井区域322环绕光电二极管304、漏极延伸区域310、漏极区域312、传输栅极314及p型区域316。在基材302的由上往下的视图，单元p型井区域320及深p型井区域322可呈圆形或环形。单元p型井区域320及深p型井区域322可各自包含p

掺杂硅材料或其他p

掺杂材料。单元p型井区域320可包含于深p型井区域322上方及/或上面。
[0103]
隔离结构324[如：深沟槽(deep trench isolation，dti)结构、浅沟槽(shallow trench isolation，sti)结构]可包含于单元p型井区域320中。隔离结构324可包含一或多个沟槽，其中此一或多个沟槽向下延伸至单元p型井区域320，且环绕光电二极管304、漏极延伸区域310、漏极区域312、传输栅极314及p型区域316。隔离结构324可于像素感测件300及一或多个相邻像素感测件300间提供光学隔离，以降低像素感测件300与一或多相邻像素感测件300间的光学串音量。特别的是，隔离结构324可吸收、折射及反射入光，而可降低穿过像素感测件300至相邻像素感测件而被相邻像素感测件吸收的入射光的量。
[0104]
场布植层(field implant layer，fil)可326可包含于隔离结构324的侧壁上面及底表面上面。场布植层326可包含如：硅锗、掺杂硅或其他类型的材料，其中此类型的材料在隔离结构324的形成及/或填充时，可保护像素感测件300的其他部分不受损及/或修复隔离结构324形成所得的像素感测件300的其他部分。
[0105]
氧化物层328可包含于隔离结构324上方及/或场布植层326上面。氧化物层328可运作于反射入射光至光电二极管304，以增加像素感测件300的量子效率，并降低像素感测件300及一或多个相邻像素感测件300间的光学串音。在一些实施方式中，氧化物层328包含如硅氧化物(sio
x
)的氧化材料。在一些实施方式中，氮化硅(sin
x
)、碳化硅(sic
x
)或其混合，如：氮化碳硅(sicn)、氮氧化硅(sion)或其他类型的介电材料，是用以置换氧化物层328。
[0106]
栅极介电层330可包含于基材302的顶表面之上(above)及/或上方(over)及单元p型井区域320之上及/或上方。传输栅极电极318b可包含于栅极介电层330上方及/或栅极介电层330上面。栅极介电层330可包含如：四乙氧基硅烷(tetraethyl orthosilicate，teos)的介电材料或另一类型的介电材料。在基材302的上表面上面，侧壁氧化物层332可包含栅极介电层330上方及/或上面。氧化物层332亦可包含于n型掺杂上传输栅极电极区域318a的侧壁上面及/或传输栅极电极318b的侧壁上面。侧壁氧化物层332可包含如硅氧化物(sio
x
)的氧化物或另一类型的氧化材料。在基材302的顶表面上方，远距电浆氧化物(remote plasma oxide，rpo)层334可包含于侧壁氧化物层332的上方及/或上面。侧壁氧化物层332上方及/或侧壁氧化物层332上方也可包含远距电浆氧化物层334，其中侧壁氧化物层332是在n型掺杂上传输栅极电极区域318a上面，且侧壁氧化物层332是在传输栅极电极318b上面。接触蚀刻停止层(contact etch stop layer，cesl)336可包含于远距电浆氧化物层334上方及/或上面。接触蚀刻停止层336亦可包含在远距电浆氧化物层334上方及/或在侧壁氧化物层332上方，其中远距电浆氧化物层334是在n型掺杂上传输栅极电极区域318a上面，且侧壁氧化物层332是在传输栅极电极318b上面。
[0107]
传输栅极314及漏极区域312可通过内连线338(如：接触插塞、介层窗、沟道)电性连接基材302之上的金属化层340。金属化层340可通过第一内连线338电性连接传输栅极314，并通过第二内连线338电性连接漏极区域312。第一内连线338可透过n型掺杂上传输栅极电极区域318a及传输栅极电极318b电性连接传输栅极314。在一些实施方式中，内连线338是包含于介电层。此介电层可包含金属间介电质(inter-metal dielectric，imd)层，其中金属间介电质层是由如硅氧化物(sio
x
)[如：二氧化硅(sio2)]、氮化硅(sin
x
)、碳化硅(sic
x
)、氮化钛(tin
x
)、氮化钽(tan
x
)、氧化铪(hfo
x
)、氧化钽(tao
x
)、氧化铝(alo
x
)或其他类型的介电材料。内连线338可填充以导体材料(如：钨、钴、钌及/或其他类型的导电材料)。
[0108]
图3a绘示流经像素感测件300的例示性电流路径(如：光电流路径)。如图3a所示，光电流可来源于一或多个n型区域306，其中此光电流是通过在光电二极管304中被吸收的入射光的光子产生。电流(或电压)可从金属化层340穿过内连线338、n型掺杂上传输栅极电极区域318a及传输栅极电极318b施加给传输栅极314。电流(或电压)可供能(energize)给传输栅极314，导致电场于n型区域306a及漏极延伸区域310间形成导体通道(conductive channel)。光电流可沿着导体通道从n型区域306a行进(travel)至漏极延伸区域310。光电流可从漏极延伸区域310行进至漏极区域312。在金属化层340，光电流可透过另一个内连线338量测。
[0109]
如上所述，像素感测件300可包含背照式互补式金属氧化物半导体影像感测件。因此，像素感测件300可包含一或多层于基材302的背侧或底侧。基材302上面可包含p

离子层342，以提升光子电子转换。抗反射涂(antireflective coating，arc)层344可包含于p

离子层342之上及/或上面。抗反射涂层344可包含适合材料，以减少入射光的反射而投射至光电二极管304。举例而言，抗反射涂层344可包含含氮材料。
[0110]
彩色滤光层346可包含于抗反射涂层344之上及/或上面。在一些实施方式中，彩色滤光层346包含可见光彩色滤光器(visible light color filter)，其中此可见光彩色滤光器是配置以过滤特定波长或特定波长范围的可见光(如：红光、蓝光及绿光)。在一些实施方式中，彩色滤光层346包含近红外光(near infrared，nir)滤光器(如：近红外光带通滤波器)，其中近红外光滤光器是配置以允许与近红外光相关的波长通过彩色滤光层346并阻挡其他波长的光。在一些实施方式中，彩色滤光层346包含近红外光截止滤波器(cut filter)，其中近红外光截止滤波器是配置以阻挡近红外光通过彩色滤光层346。在一些实施方式中，像素感测件300可省略彩色滤光层346，以允许所有波长的光通过光电二极管304。在这些例子中，像素感测件300可配置以做为白色像素感测件。
[0111]
微透镜层348可包含于彩色滤光层346之上及/或上面。微透镜层348可为包含像素感测件300的微透镜，其中微透镜348是配置以集中入射光至光电二极管304及/或减少像素感测件300及一或多个相邻像素感测件间的光学串音。
[0112]
图3b绘示像素感测件300的部分的由上往下的视图(top-down view)，其中像素感测件300包含n型区域306a、漏极延伸区域310及传输栅极314。像素感测件300的此部分包含像素感测件300的传输晶体管。特别的是，传输晶体管包含传输鳍式场效晶体管350，其中此传输鳍式场效晶体管350具有鳍结构。在n型区域306a及漏极延伸区域310间，鳍结构包含多个通道鳍352，其中通道鳍352耦合n型区域306a及漏极延伸区域310。每个通道鳍352提供三维路径，使光电流可从n型区域306a通过此三维路径流向漏极延伸区域310。传输栅极314可
控制多个通道鳍352，以选择性允许或阻挡光电流通过通道鳍352。举例而言，传输栅极314可通过电流或电压供能，而可能导致多个通道鳍352将光电流从n型区域306a透过多个通道鳍352传导至漏极延伸区域310。当电流或电压从传输栅极314移除，多个通道鳍352可不再传导光电流。
[0113]
进一步地，如图3b所示，传输鳍式场效晶体管350的一或多个结构或元件可包含一或多种属性。举例而言，传输栅极314的长度354可对应传输鳍式场效晶体管350的通道长度。长度354影响表面积的大小，其是指传输栅极314可控制通道鳍352中导体通道的活化及去活化的表面积的长度354。传输栅极314的长度354越长，传输栅极314越能控制导体通道。然而，当传输栅极314的长度354增加，传输鳍式场效晶体管350的切换速度(switching speed)可能降低(如：因为导体通道将形成更大的表面积)。相反地，传输栅极314的长度351越短，传输栅极314越不能控制导体通道(可能是因为较大的漏电流所致)，从而增加传输鳍式场效晶体管350的切换速度。然而，通道鳍352的鳍结构可增加与平面晶体管相关的表面积，以于传输栅极314增加时，使传输鳍式场效晶体管350可维持良好的控制及低漏电流。可形成传输栅极314，使得传输栅极314的长度354满足一或多个参数，如：切换速度参数、漏电流参数及/或其他参数。举例而言，传输栅极314的长度354可实质低于约16纳米。
[0114]
如另一例子，通道鳍352的宽度356可对应通道鳍352的宽度。宽度356可影响通道鳍352的电流载流能力(current carrying capacity)。宽度356越大，通道鳍352可载流的光电流的量或强度越大。相反地，宽度356越小，可被通道鳍352载流的光电流的量或强度越小。相同地，通道鳍352的其他属性可包含数个通道鳍352，其中通道鳍352可包含于传输鳍式场效晶体管350中。通道鳍352的数量越多，可被通道鳍352载流的光电流的量或强度越大。通道鳍352的数量越少，可被通道鳍352载流的光电流的量或强度越小。通道鳍352的宽度356及/或数量可配置以使通道鳍352满足传输鳍式场效晶体管350的尺寸参数、使通道鳍352满足光电流参数(如：电流载流能力)及/或使通道鳍352满足其他参数。
[0115]
图3c绘示像素感测件300的部分的三维透视图。图3c部分的绘示基材302、一或多个n型区域306、p型区间308、漏极延伸区域310、漏极区域312、传输栅极314、p型区域316及多个通道鳍352的三维结构及配置。如图3c进一步的绘示，像素感测件300可包含多个缓冲氧化区域，如缓冲氧化区域358a及缓冲氧化区域358b。缓冲氧化区域可包含氧化材料，如：氧化硅(sio
x
)或其他类型的介电材料。
[0116]
缓冲氧化区域358a可包含于多个隔离区域360之上及/或隔离区域360上面，且在传输栅极314及n型区域306a间。进一步地，缓冲氧化区域358a可至少部分环绕多个通道鳍352。缓冲氧化区域358a可在传输栅极314及n型区域306a间提供电性及/或光学隔离。
[0117]
缓冲氧化区域358b可包含于多个隔离区域360之上及/或上方，且缓冲氧化区域358b是在传输栅极314及漏极延伸区域310间。进一步地，缓冲氧化区域358b可至少部分环绕多个通道鳍352。缓冲氧化区域358b可提供电性及/或光学隔离于传输栅极314及漏极延伸区域310间。
[0118]
多个隔离区域360可包含氧化材料，如：氧化硅(sio
x
)或其他类型的介电材料。多个隔离区域360可包含于p型区域316之上及/或上面及于多个通道鳍352间。多个隔离区域360可于多个通道鳍352间提供电性隔离。
[0119]
如上所述，图3a至图3c可做为一或多例子。其他例子可不同于图3a至图3c所示。
[0120]
图4a至图4o绘示本揭露内容中例示性实施方式400的示意图。例示性实施方式400可为形成像素感测件300的例示性制程。在一些实施方式中，本揭露内容所述有关其他像素感测件可使用图4a至图4o所述相关的例示性技术及步骤。如图4a所示，可形成与基材302相关的像素感测件300的例示性制程。
[0121]
如图4b所示，单元p型井区域320及深p型井区域322可形成于基材302中。举例而言，深p型井区域322可形成(如：在由上往下的视图中，呈圆形或环形)于基材302中，且单元p型井区域320可形成(如：在由上往下的视图中，呈圆形或环形)于基材302之上及/或深p型井区域322上方，以为像素感测件300提供电性隔离及/或光学隔离。在一些实施方式中，离子布植工具114利用离子布植掺杂基材302，以形成单元p型井区域320及深p型井区域322。举例而言，离子布植工具114可布植p

离子于基材302的第一区域，以形成深p型井区域322，且可布植p

离子于基材302的第二区域，以形成单元p型井区域320于深p型井区域322之上及/或深p型井区域322上方。在一些实施方式中，基材302可用其他掺杂技术(如：扩散)掺杂，以形成单元p型井区域320及/或深p型井区域322。在一些实施方式中，基材302可掺杂不同p

掺杂物浓度，以形成单元p型井区域320及/或深p型井区域322。
[0122]
如图4c所示，基材302可被掺杂以形成p型区域316。离子布植工具114可布植基材302，以形成p型区域316。离子布植工具114可布植p

离子于基材302中，以形成p型区域316。在一些实施方式中，基材302的p型区域316可用其他掺杂技术(如：扩散)进行掺杂。离子布植工具114可于单元p型井区域320的边缘内及/或深p型井区域322的边缘内形成p型区域316。
[0123]
如图4d所示，基材302的多个区域可被掺杂，以形成一或多个n型区域306b及n型区域306c，以及形成漏极区域312。在一些实施方式中，离子布植工具114以一或多个离子掺杂操作掺杂基材302的多个区域。举例而言，离子布植工具114可布植n

离子于基材302中，以形成n型区域306c，可布植n

离子于基材302中，以形成n型区域306b于n型区域306c之上及/或上方，且可布植n

离子于基材302中，以形成漏极区域312于深p型井区域322之上及/或上方。离子布植工具114可相邻单元p型井区域320及深p型井区域322形成n型区域306b及n型区域306c，使得n型区域306b及n型区域306c位于单元p型井区域320及深p型井区域322的边缘内。离子布植工具114可邻近单元p型井区域320形成漏极区域312，使得漏极区域312位于单元p型井区域320的边缘内。在一些实施方式中，可使用其他掺杂技术(如：扩散)掺杂基材302的多个区域。在一些实施方式中，n型区域306b及n型区域306c可掺杂以不同n型掺杂物浓度。
[0124]
如图4e所示，可掺杂基材302的多个区域，以形成n型区域306a及漏极延伸区域310。在一些实施方式中，离子布植工具114通过一或多个离子布植操作掺杂基材302的多个区域。举例而言，离子布植工具114可布植n

离子于基材302中，以形成n型区域306a，且可布植n

离子于基材302中，以形成漏极延伸区域310。离子布植工具114可于单元p型井区域320的边缘内，形成n型区域306a于n型区域306b之上及/或上方。离子布植工具114可于单元p型井区域320的边缘中，邻近n型区域306a及漏极区域312形成漏极延伸区域310。在一些实施方式中，可利用其他掺杂技术(如：扩散)掺杂基材302的多个区域。在一些实施方式中n型区域306a、n型区域306b及/或n型区域306c可以不同的n型掺杂物浓度进行掺杂。在一些实施方式中，漏极延伸区域310及漏极区域312可以不同的n型掺杂物浓度进行掺杂。
[0125]
进一步地，如图4e所示，可掺杂基材302，以形成p型区域308。离子布植工具114可掺杂基材302，以形成p型区域308于n型区域306a的至少一部分之上及/或上方。离子布植工具114可布植p

离子于基材302中，以形成p型区域308。在一些实施方式中，可利用其他掺杂技术(如：扩散)掺杂基材302的多个区域。离子布植工具114可形成p型区域308于单元p型井区域320的边缘内。
[0126]
如图4f绘示，传输栅极314可形成于p型区域316之上及/或上方，以及于n型区域306a及漏极延伸区域310间。其次，由此形成的传输栅极314可至少部分环绕通道鳍352位于n型区域306a及漏极延伸区域310间的多个边。沉积工具102可利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术，以沉积传输栅极314；电镀工具112可利用电镀操作或上述组合，以沉积传输栅极314。传输栅极314可形成，使得传输栅极314延伸至基材302的顶表面，如图4f所示。
[0127]
如图4g所示，可蚀刻单元p型井区域320，以形成隔离结构324，使得隔离结构324环绕一或多个n型区域306、p型区域308、漏极延伸区域310、漏极区域312、传输栅极314及p型区域316。沉积工具102可在基材302上面及单元p型井区域320上面形成光阻层，且曝光工具104使光阻层暴露于辐射源，以图案化光阻层，显影工具106可显影及移除光阻层的部分，以暴露图案，且蚀刻工具108可蚀刻单元p型井区域320的部分，以形成隔离结构324。蚀刻工具108可从单元p型井区域320的顶表面往单元p型井区域320内，向下蚀刻出隔离结构324。在一些实施方式中，在蚀刻工具108蚀刻单元p型井区域320后，光阻移除工具移除光阻层的剩余的部分(如：使用化学剥离、电浆灰化及/或其他技术)。
[0128]
如图4h所示，隔离结构324可衬以场布植层(fil)326。在一些实施方式中，可通过布植p

离子于单元p型井区域320中形成场布植层326，以沿着隔离结构324的侧壁及底表面提升p型掺杂物的浓度。举例而言，离子布植工具114可以p型掺杂物掺杂隔离结构324的侧壁及底表面，以形成场布植层326。在一些实施方式中，通过隔离结构324的侧壁及底表面上面的磊晶成长形成场布植层326。在一些例子中，在磊晶成长时，场布植层326可伴随或不伴随原位布植形成。
[0129]
如图4i所示，于场布植层326之上及/或上方，氧化物层328可填充于隔离结构324。沉积工具102可通过化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术沉积氧化物层328。平坦化工具110可于氧化物层328沉积于隔离结构324后，平坦化氧化物层328。
[0130]
如图4j所示，栅极介电层330可形成于基材302的顶表面之上及/或上方及单元p型井区域320之上及/或上方。沉积工具102可利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术沉积栅极介电层330。平坦化工具110可于栅极介电层330沉积后平坦化栅极介电层330。
[0131]
如图4k所示，传输栅极电极318b可形成于栅极介电层330之上及/或上面，并耦接传输栅极314。n型掺杂上传输栅极电极区域318a可形成于传输栅极电极318b之上及/或上面。在一些实施方式中，沉积工具102利用物理气相沉积技术、原子层沉积技术或其他类型的沉积技术，沉积n型掺杂上传输栅极电极区域318a及/或传输栅极电极318b；电镀工具112利用电镀操作或上述组合，沉积n型掺杂上传输栅极电极区域318a及/或传输栅极电极318b。在一些实施方式中，离子布植工具114利用一或多离子布植步骤形成n型掺杂上传输
栅极电极区域318a及/或传输栅极电极318b。在一些实施方式中，在n型掺杂上传输栅极电极区域318a及/或传输栅极电极318b形成后，平坦化工具110平坦化n型掺杂上传输栅极电极区域318a及/或传输栅极电极318b。
[0132]
如图4l所示，侧壁氧化物层332可形成于栅极介电层330上方及/或上面、n型掺杂上传输栅极电极区域318a的侧壁上面及传输栅极电极318b的侧壁上面。沉积工具102可利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术沉积侧壁氧化物层332。平坦化工具110可在侧壁氧化物层332沉积后，平坦化侧壁氧化物层332。
[0133]
进一步地，如图4l所示，远距电浆氧化物(rpo)层334可形成于侧壁氧化物层332之上及/或上面、n型掺杂上传输栅极电极区域318a的侧壁上方及传输栅极电极318b的侧壁上方。沉积工具102可利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术，沉积远距电浆氧化物层334。在远距电浆氧化物层334形成后，平坦化工具110可平坦化远距电浆氧化物层334。
[0134]
进一步地，如图4l所示，接触蚀刻停止层(contact etch stop layer，cesl)336可形成于远距电浆氧化物层334上方及/或上面、n型掺杂上传输栅极电极区域318a的侧壁上方及传输栅极电极318b的侧壁上方。沉积工具102可利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术，以沉积接触蚀刻停止层336。在接触蚀刻停止层336沉积后，平坦化工具110可平坦化接触蚀刻停止层336。
[0135]
如图4m所示，背侧处理可进行于像素感测件300，以形成p

离子层342、抗反射涂层344、彩色滤光层346及微透镜层348于基材302的背侧或底侧。沉积工具102可利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术，以沉积p

离子层342、抗反射涂层344、彩色滤光层346及微透镜层348。p

离子层342可形成于基材302上方及/或上面。抗反射涂层344可形成于p

离子层342上方及/或上面。彩色滤光层346可形成于抗反射涂层344上方及/或抗反射涂层344上面。微透镜层348可形成于彩色滤光层346上方及/或彩色滤光层346上面。平坦化工具110可平坦化p

离子层342、抗反射涂层344及彩色滤光层346。
[0136]
如图4n所示，可形成内连线338(如：在基材302之上的介电层中)。第一内连线338可形成，以使第一内连线388接触n型掺杂上传输栅极电极区域318a。第二内连线338可形成，以使第二内连线388接触漏极区域312。沉积工具102可利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术，以沉积内连线338的材料，电镀工具112可利用电镀步骤或上述组合，以沉积内连线338的材料。在内连线338沉积后，平坦化工具110可平坦化内连线338。
[0137]
如图4o所示，金属化层340可形成(如：在介电层或在金属间介电质层上方及/或上面)，以使金属化层340连接内连线338。沉积工具102可利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术，以沉积金属化层340的材料，电镀工具112可利用电镀操作或其组合，以沉积金属化层340的材料。在金属化层340沉积后，平坦化工具110可平坦化金属化层340。
[0138]
如上所述，图4a至图4o提供例子。其他例子可与图4a至图4o所述不同。
[0139]
图5a至图5h绘示本揭露内容中例示性实施方式500的示意图。例示性实施方式500是形成像素感测件的300的部分的例示性制程。图5a及图5h所述相关的技术及/或操作可使
用图4a及图4o所述相关的例示性制程。如图5a所述，用以形成像素感测件300的例示性制程可与基材302相关。
[0140]
如图5b所示，p型区域316可形成于基材302中。离子布植工具114可掺杂基材302的多个部分，以形成p型区域316的多个部分。离子布植工具114可布植p

离子于基材302中，以形成p型区域316。离子布植工具114可形成一厚度或一高度的p型区域316，前述厚度或高度可在传输栅极314及基材302之间提供足够的电性隔离。
[0141]
如图5c所示，多个通道鳍352可形成于基材302之上及/或p型区域316上方。一或多半导体制程工具可形成多个通道鳍352于基材302。举例而言，沉积工具102可于基材302上面形成光阻层，曝光工具104可使光阻层暴露于辐射源，以图案化光阻层，显影工具106可显影并移除光阻层的部分，以暴露图案，且蚀刻工具108可蚀刻基材302的部分，以形成多个通道鳍352。在一些实施方式中，在蚀刻工具108蚀刻基材302后，光阻移除工具移除光阻层的剩余部分(如：使用化学剥离、电浆灰化及/或其他技术)。
[0142]
如图5d所示，于多个通道鳍352间，多个隔离区域360可形成于基材302的对应部分上方(及p型区域316的对应部分上方)。沉积工具102可利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术，以沉积多个隔离区域360。
[0143]
如图5e所示，漏极延伸区域310可邻近多个通道鳍352形成于多个通道鳍352的第一端(或第一侧)，使得漏极延伸区域310耦合及/或电性连接多个通道鳍352。漏极区域312可邻近漏极延伸区域310形成，使得漏极区域312与漏极延伸区域310耦合及/或电性连接。在一些实施方式中，通过一或多离子布植操作，离子布植工具114掺杂基材302，以形成漏极区域312及漏极延伸区域310。举例而言，离子布植工具114可布植n

离子于基材302中，以形成漏极区域312及邻近漏极区域312的漏极延伸区域310。在一些实施方式中，离子布植工具114可布植n

离子于基材302中，以形成漏极区域312及邻近漏极区域312的漏极延伸区域310。在一些实施例中，基材302可利用其他掺杂技术(如：扩散)掺杂，以形成漏极区域312及/或漏极延伸区域310。在一些实施方式中，漏极区域312可通过磊晶生长形成。在一些实施方式中，漏极区域312及漏极延伸区域310可掺杂以不同n型掺杂物浓度。
[0144]
更进一步地，如图5e所示，可掺杂基材302的一或多个区域，以形成一或多个n型区域306。在一些实施方式中，通过一或多个离子布植操作，离子布植工具114掺杂基材302的一或多个区域。举例而言，离子布植工具114可布植n

离子于基材302中，以形成n型区域306c，可布植n

离子于基材302中，以形成n型区域306b于n型区域306c之上及/或上方，且可布植n

离子于基材302中，以于形成n型区域306a于n型区域306b之上及/或上方。在相对于第一端的第二端(第二侧)，离子布植工具114可邻近多个通道鳍352形成n型区域306a。在多个通道鳍352第二端(或第二侧)，离子布植工具114可形成n型区域306a，使得n型区域306a耦合及/或电性连接至多个通道鳍352。在一些实施方式中，基材302的一或多个区域可用其他掺杂技术(如：扩散)掺杂。在一些实施方式中，一或多个n型区域306a、n型区域306b、n型区域306c可掺杂以不同浓度的n型掺杂物。
[0145]
更进一步地，如图5e所示，可掺杂基材302以形成p型区域308。在一些实施方式中，通过离子布植，离子布植工具114可掺杂基材302。举例而言，离子布植工具114可布植p

离子于基材302中，以形成p型区域308于n型区域306a之上及/或上方。在一些实施方式中，可用其他掺杂技术(如：扩散)掺杂基材302d。
[0146]
如图5f所示，氧化物层502可形成于多个隔离区域360上方及/或上面及多个通道鳍352上方及/或上面。此外，氧化物层502可形成于漏极延伸区域310及一或多个n型区域306间。沉积工具102可利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术，以沉积氧化物层502。
[0147]
如图5g所示，可蚀刻氧化物层502，以形成缓冲氧化区域358a及缓冲氧化区域358b。举例而言，沉积工具102可形成光阻层于氧化物层502上面，曝光工具104可使光阻层暴露于辐射源，以图案化光阻层，显影工具106可显影并移除光阻层的部分，以暴露出图案，且蚀刻工具108可蚀刻氧化物层502的部分，以形成缓冲氧化区域358a及缓冲氧化区域358b。蚀刻工具108可穿透氧化物层502蚀刻，以暴露多个通道鳍352的部分，使得传输栅极314可形成以环绕多个通道鳍352的暴露部分。在一些实施方式中，在蚀刻工具108蚀刻氧化物层502后，光阻移除工具移除光阻层的剩余部分(如：使用化学剥离、电浆灰化及/或其他技术)。
[0148]
如图5h所示，传输栅极314可形成于基材302之上及/或上方、p型区域316之上及/或上方及多个隔离区域360之上及/或上面。此外，可形成传输栅极314，使得传输栅极314至少部分环绕多个通道鳍352的多个侧。举例而言，由此形成的传输栅极314至少部分环绕多个通道鳍352的三(3)侧。利用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术，沉积工具102可沉积传输栅极314。电镀工具112可利用电镀操作或其组合，以沉积传输栅极314。沉积工具102及/或电镀工具112可形成传输栅极314于缓冲氧化区域358a及缓冲氧化区域358b间，使得缓冲氧化区域358a是在n型区域306a及传输栅极314间，且使得缓冲氧化区域358b是在漏极延伸区域310及传输栅极314间。
[0149]
如上所述，图5a至图5h是做为例示。其他例子可不同于图5a至图5h。
[0150]
图6是本揭露内容描述的像素感测件300的其他例子的示意图。图6包含像素感测件300的剖面图。如图6所示，像素感测件300可包含相似于图3a至3c的元件排列及/或构造。此外，像素感测件300可还包含深n型区域602，其中n型区域602可被称为轴向深n型井(axial deep n-well)或阵列深n型井(array deep n-well，adnw)。在基材302中，深n型区域602可于包含p

离子层342及光电二极管304间。深n型井区域可进一步促进光子吸收及电子穿过光电二极管304。在一些实施方式中，深n型区域602可跨过多个像素感测件(如:像素感测件阵列)，其中多个像素感侧件包含像素感测件300。
[0151]
如上所述，提供图6做为例示。其他例子可不同于图6所述。
[0152]
图7是本揭露内容所述的传输栅极结构及通道鳍结构的例示性实施方式700的示意图。传输栅极结构可包含本揭露内文所述的传输鳍式场效晶体管350的传输栅极314的结构。通道鳍结构可包含本揭露内文所述的多个通道鳍352的结构。如图7所述，通道鳍352可形成于基材302中。p型区域316可包含于部分的基材302上方及/或上面。传输栅极314可包含于p型区域316上方及/或上面及通道鳍352上方及/或上面。
[0153]
如图7所示，通道鳍352可包含延伸布植702于侧壁上方而做为通道鳍352的顶表面。可包含延伸布植702，以暴露通道鳍352的部分。延伸布植702可包含大角度低能量布植(large-angled low-energy implant)，且根据传输鳍式场效晶体管350包含p型掺杂金属氧化半导体(p-doped metal oxide semiconductor，pmos)晶体管或n型掺杂金属氧化半导体(n-doped metal oxide semiconductor，nmos)晶体管，延伸布植702可包含p型掺杂或n
型掺杂。在通道鳍352上面，多氧化物层704可包含于延伸布植702上方及/或上面。在一些实施方式中，多氧化物层704是做为用于一或多个半导体制造操作的硬光罩，其中一或多个半导体制造操作是与传输栅极314的形成相关。
[0154]
在一些实施方式中，通道鳍352可包含一或多额外层，且额外层可包含于通道鳍352上方及/或上面。举例而言，栅极氧化物层可包含于通道鳍352上方及/或上面，内栅极层[如：氮化硅silicon nitride(si
x
ny)]可包含于栅极氧化物层上方及/或上面，及/或铁电(ferroelectric)[或高介电(high-k dielectric)]层[如：氧化铝(aluminum oxide，al
x
oy)]可包含于栅极氧化物层上方及/或上面以及其他例子。一或多个额外层是配置以做为穿隧氧化物(tunnel oxide)、电荷储存层(charge trapping layer)及/或其他类型的层。
[0155]
更进一步地，如图7所示，传输栅极314可包含氮化钛(titanium nitride，tin)层706于p型区域316上方及/或上面及通道鳍352上方及/或上面。在一些实施方式中，在p型区域316与传输栅极314间及通道鳍352及传输栅极314间，传输栅极314还包含底界面氧化物(bottom interface oxide)层。在一些实施方式中，在底界面氧化物层及氮化钛层706间，传输栅极314还包含高介电层。
[0156]
传输栅极314可还包含氮化钽(tantalum nitride，tan)层708于氮化钛层706上方及/或上面。另一个氮化钛层710可包含于氮化钽层708上方及/或上面。铝钛(titanium aluminum，tial)层712可包含于氮化钛层710上方及/或上面。钨层714可包含于铝钛层712上方及/或铝钛层712上面。氮化钛层706、氮化钽层708、氮化钛层710、铝钛层712及钨层714的结合可称为功函数(work function)层。功函数层可包含于高介电层上方及底界面氧化物层上方，以达到对于传输鳍式场效晶体管350的低功函数。因此，功函数层(或包含于此的层)可用以达到对于传输鳍式场效晶体管350的阈值电压(threshold voltage)。
[0157]
如上所述，图7是做为例示。其他例子可不同本揭露内容对于图7所述。
[0158]
图8是装置800的例示性元件的示意图。在一些实施方式中，一或多个半导体制程工具(包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112及离子布植工具114)及/或晶圆/晶粒运输工具116可包含一或多个装置800及/或一或多个装置800的元件。如图8所示，装置800可包含总线(bus)810、处理器820、记忆体830、储存元件840、输入元件850、输出元件860及通讯元件870。
[0159]
总线810包含使装置800的元件之间可进行有线及/或无线通讯的元件。处理器820包含中央处理元件、图形处理器、微处理器、控制器、微控制器、数字信号处理器、场式可编程栅极阵列(field programmable gate array)、特殊应用集成电路(application-specific integrated circuit)及/或其他类型的处理元件。处理器820是配置于硬件、固件或硬件及固件组合。在一些实施方式中，处理器820包含一或多个可编程的处理器，以执行功能。记忆体830包含随机存取记忆体、只读记忆体及/或其他记忆体的类型(如：快闪记忆体、磁记忆体及/或光学记忆体)。
[0160]
储存元件840储存与装置800运作相关的信息及/或软件。举例而言，储存元件840可包含硬盘驱动机、磁盘驱动机、光盘(optical disk)驱动机、固态硬盘驱动机、光盘(compact disc)、多样化数字光盘及/或其他类型的非暂态计算机可读取记录媒体。输入元件850允许装置800接收输入(如：用户输入及/或感测输入)。举例而言，输入元件850可包含
触碰屏幕、键盘(keyboard)、小键盘(keypad)、鼠标、按钮(button)、麦可风、开关(switch)、感测件、全球定位系统元件、加速规(accelerometer)、陀螺仪(gyroscope)及/或驱动器(actuator)。输出元件860允许装置800提供输出，如透过显示器、扬声器及/或一或多个发光二极管。通讯元件870使装置800可与其他装置的进行通讯，如透过有线连接及/或无线连接。举例而言，通讯元件870可包含接收器、传输器、收发器、数据机、网络接口卡及/或天线。
[0161]
装置800可执行本揭露所述的一或多处理。举例而言，非暂态计算机可读取记录媒体(如：记忆体830及/或储存元件840)可储存一组指令(如：一或多指令、代码、软件代码及/或程序代码)，以利用处理器820执行。处理器820可执行一组指令，以执行本揭露所述的一或多个处理。在一些实施例中，通过一或多个处理器820执行一组指令，造成一或多个处理器820及/或设备800执行一或多个本揭露所述的程序。在一些实施例中，硬布线电路可代替或结合上述设备使用，以执行本揭露内容所述的一或多个程序。因此，于本揭露描述的执行方式不限于硬件电路及软件的任何特别结合。
[0162]
图8所示的元件的数量及配置是做为例示。相较于图8所示的设备800，设备800可包含额外的元件、较少的元件、不同的元件或不同配置的元件。另外，设备800的一组元件(如：一或多元件)可执行设备800的另一组元件执行的一或多功能。
[0163]
图9是绘示与形成像素感测件相关的例示性制程的流程图。在一些实施方式中，图9的一或多流程方块可利用一或多半导体制程工具进行(如：一或多半导体制程工具，包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112及离子布植工具114)。另外，图9的一或多流程方块可利用设备800的一或多元件(如：处理器820、记忆体830、储存元件840、输入元件850、输出元件860及/或通讯元件870)进行。
[0164]
如图9所示，制程900可包含于像素感测件的基材中，形成包含于像素感测件的传输鳍式场效晶体管的多个通道鳍(方块910)。举例而言，如上所述，在像素感测件300的基材302中，一或多个半导体制程工具(包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112及离子布植工具114)可形成包含于像素感测件的传输鳍式场效晶体管的多个通道鳍352。
[0165]
更进一步地，如图9所示，制程900可包含于基材中形成光电二极管的n型区域，其中光电二极管是包含于像素感测件(方块920)。举例而言，如上所述，一或多个半导体制程工具(包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112及离子布植工具114)可于基材中形成光电二极管304的n型区域306。
[0166]
进一步地，如图9所述，制程900可包含在基材中形成传输鳍式场效晶体管的漏极延伸区域，其中多个通道鳍耦合n型区域及漏极延伸区域(方块930)。举例而言，如上所述，一或多个半导体制程工具(包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112及离子布植工具114)可于基材302中形成传输鳍式场效晶体管350的漏极延伸区域310。在一些实施方式中，多个通道鳍352耦合n型区域306及漏极延伸区域310。
[0167]
进一步地，如图9所述，制程900可包含在基材中形成漏极区域，其中漏极区域耦合漏极延伸区域(方块940)。举例而言，如上所述，一或多个半导体制程工具(包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112及离子布植工具114)可于基材302中形成漏极区域312，其中漏极区域312耦合漏极延伸区域310。
[0168]
进一步地，如图9所述，制程900可包含形成至少部分环绕多个通道鳍的传输栅极(方块950)。举例而言，如上所述，一或多个半导体制程工具(包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112及离子布植工具114)可形成至少部分环绕多个通道鳍352的传输栅极314。
[0169]
进一步地，如图9所述，制程900可包含连接漏极区域至第一内连线(方块960)。举例而言，如上所述，一或多个半导体制程工具(包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112及离子布植工具114)可连接漏极区域312至内连线338。
[0170]
进一步地，如图9所述，制程900可包含连接传输栅极至第二内连线(方块970)。举例而言，如上所述，一或多个半导体制程工具(包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112及离子布植工具114)可连接传输栅极314至内连线338。
[0171]
制程900可包含额外的实施方式，如任何单一实施方式或任何下述及/或连接本揭露内文他处所述的一或多其他制程。
[0172]
在第一实施方式中，形成多个通道鳍352，其中通道鳍352包含形成一数量的多个通道鳍352，以满足像素感测件300的光电流参数。在第二实施方式中，单独或结合第一实施方式，形成多个通道鳍352的操作包含形成每个多个通道鳍352至一特定宽度356，以满足像素感测件300的光电流参数。在第三实施方式中，单独或结合一或多个第一实施方式及第二实施方式，形成传输栅极314的操作包含形成传输栅极314至特定长度354，以满足像素感测件300的切换速度参数。
[0173]
在第四实施方式中，单独或结合一或多第一实施方式至第三实施方式，制程900包含形成多个绝缘区域，且至少部分的绝缘区域360是在多个通道鳍352间，且形成传输栅极314的操作包含形成传输栅极314于多个绝缘区域360之上。在第五实施方式中，单独或结合一或多个第一实施方式至第四实施方式，制程900包含形成氧化物层502于多个通道鳍352上方及多个绝缘区域360之上，蚀刻氧化层502，以形成第一缓冲氧化区域358a及第二缓冲氧化区域358b，以及形成传输栅极314于第一缓冲氧化区域358a及第二缓冲氧化区域358b间。在第六实施方式，单独或结合一或多个第一实施方式至第五实施方式，制程900包含形成光电二极管304的第一深n型区域306c，于一深n型区域306c上方形成光电二极管304的第二深n型区域306b，于一深n型区域306a上方形成光电二极管304的p型区域308，其中形成n型区域306a的操作包含形成n型区域306a于第二深n型区域306b上方。
[0174]
尽管图9显示制程900的例示示性方块，在一些实施方式中，相较于图9所示的制程900，制程900可包含额外的方块、较少的方块、不同的方块或不同配置的方块。另外，制程900的二或多方块可平行进行。
[0175]
以此方式，像素感测件包含传输鳍式场效晶体管，以从光电二极管传输光电流至漏极区域。传输鳍式场效晶体管包含至少光电二极管的一部分、漏极区域相关的延伸区域、多个通道鳍，以及至少部分环绕通道鳍的传输栅极，以控制传输鳍式场效晶体管的运作。在传输鳍式场效晶体管中，传输栅极包覆每个通道鳍(如：至少三侧)，而增加传输栅极可控制电子传输的表面积。表面积越大，对传输鳍式场效晶体管运作的控制越佳，而可减少像素感测件的切换时间(使得像素感测件的性能更快)，且可减少像素感测件与平面传输晶体管相
关的漏电流。
[0176]
如上所述，于本揭露内容所述的一些实施方式提供像素感测件。像素感测件包含光电二极管，其中光电二极管包含n型区域。像素感测件包含传输鳍式场效晶体管，其中传输鳍式场效晶体管是配置以自光电二极管传输光电流至像素感测件的漏极区域，且像素感测件包含n型区域的至少一部分、耦合漏极区域的漏极延伸区域、耦合n型区域及漏极延伸区域的多个通道鳍，以及至少部分环绕多个通道鳍的传输栅极。
[0177]
在一些实施方式中，上述像素感测件可选择性包含第一p型区域及传输栅极下方的第二p型区域，其中在n型区域之上，第一p型区域包含于光电二极管中，且第二p型区域是配置以为传输栅极提供电性绝缘。在一些实施方式中，上述像素感测件可选择性包含第一缓冲氧化区域于传输栅极与n型区域间，以及包含第二缓冲氧化区域于传输栅极与漏极延伸区域间。在一些实施方式中，光电二极管与硅基材的顶表面隔开。在一些实施方式中，光电二极管可选择性包含多个深n型区域于n型区域下方。在一些实施方式中，像素感测件可选择性包含延伸布植于此些通道鳍上方，以及包含氧化层于延伸布植上方。
[0178]
如上所述，于本揭露内容所述的一些实施方式。此方法包含于像素感测件的基材中，形成包含于像素感测件中的传输鳍式场效晶体管的多个通道鳍。此方法包含于基材中，形成包含于像素感测件中的光电二极管的n型区域。此方法包含于基材中，形成传输鳍式场效晶体管的漏极延伸区域，其中多个通道鳍耦合n型区域及漏极延伸区域。此方法包含于基材中，形成漏极区域，其中漏极区域耦合漏极延伸区域。此方法包含形成传输栅极，其中传输栅极至少部分环绕多个通道鳍。此方法包含连接漏极区域至第一内连结。此方法包含连接传输栅极至第二内连结。
[0179]
在一些实施方式中，上述形成该些通道鳍的操作可包含形成一数量的此些通道鳍，以满足上述像素感测件的光电流参数。在一些实施方式中，形成该些通道鳍的操作可包含形成每个此些通道鳍至一特定宽度，以满足上述像素感测件的光电流参数。在一些实施方式中，形成传输栅极的操作包含形成传输栅极至一特定长度，以满足像素感测件的切换速度参数。在一些实施方式中，形成多个绝缘区域，且至少部分的绝缘区域是在此些通道鳍间，其中形成传输栅极的操作包含在此些绝缘区域之上形成传输栅极。在上述实施方式中，于此些通道鳍之上及此些绝缘区域之上形成氧化层。接着，蚀刻氧化层，以形成第一缓冲氧化区域及第二缓冲氧化区域。然后，于第一缓冲氧化区域与第二缓冲氧化区域间形成传输栅极。在一些实施方式中，像素感测件的形成方法可选择性包含形成光电二极管的第一深n型区域。接着，于第一深型区域上方形成光电二极管的第二深n型区域。然后，于n型区域上方形成光电二极管的p型区域。形成n型区域的操作包含于第二深n型区域之上形成n型区域。
[0180]
如上所述，于本揭露内容的一些实施方法提供像素感测件。此像素感测件包含基材。此像素感测件包含多个通道鳍于基材中。此像素感测件包含n型区域，其中在多个通道鳍的第一侧，n型区域耦合多个通道鳍。像素感测件包含漏极延伸区域，其中在多个通道鳍相对于第一侧的第二侧，漏极延伸区域耦合多个通道鳍。此像素感测件包含漏极区域，其中漏极区域耦合漏极延伸区域。于多个通道鳍之下，像素感测件包含p型区域。于p型区域上方，像素感测件包含传输栅极，且传输栅极环绕多个通道鳍的至少三侧。
[0181]
在一些实施方式中，输栅极可包含但不限于第一氮化钛层、于第一氮化钛层上方
的氮化钽层、于氮化钽层上方的第二氮化钛层、于第二氮化钛层上方的铝钛层，以及于铝钛层上方的钨层。在一些实施方式中，像素感测件可选择性包含第一缓冲氧化层于p型区域之上及传输栅极与n型区域间，以及第二缓冲氧化层于p型区域之上及传输栅极与漏极延伸区域间。在一些实施方式中，像素感测件可选择性包含光电二极管，其中光电二极管可包含但不限于第一深n型区域、第二深n型区域于第一深n型区域上方、n型区域于第二深n型区域上方，以及另一p型区域于n型区域上方，其中其他p型区域与该基质的上表面隔开。在一些实施方式中，源极延伸区域与基质的上表面隔开。
[0182]
前文概括了几个实施例的特征以使得熟悉此项技术者可更好地理解本揭露内容的态样。熟悉此项技术者应了解，其可容易使用本揭露内容作为设计或修改其他过程及结构，以用于实行本揭露内容介绍的实施例的相同目的及/或实现相同优点的基础。熟悉此项技术者亦应认识到，此些等效构造不偏离本揭露内容的精神及范畴，且其在不偏离本揭露内容的精神及范畴的情况下可在此做出各种改变、替换及更改。