驱动模组、驱动方法和显示装置与流程

1.本发明涉及显示技术领域，尤其涉及一种驱动模组、驱动方法和显示装置。


背景技术：

2.在相关技术中，驱动模组包括至少两个驱动单元，每一驱动单元分别用于提供不同的驱动信号；所述显示面板的有效显示区域可以包括多个分区，每个分区由对应的驱动模块控制，至少两个驱动单元中的对应于每个分区的驱动模块中的最后一级驱动电路分别与对应的下拉控制端电连接，则相关的驱动模组采用的下拉控制端的个数较多，而所述下拉控制端提供的复位控制信号是由cof(覆晶薄膜)提供的，其占用cof(覆晶薄膜)的信号线资源较多，增加了cof成本，并不利于实现窄边框，并容易产生跨线和信号交叠的情况。


技术实现要素：

3.本发明的主要目的在于提供一种驱动模组、驱动方法和显示装置，以解决现有的驱动模组采用的下拉控制端的个数较多，不利于实现窄边框，并容易产生跨线和信号交叠的情况的问题。
4.本发明实施例提供一种驱动模组，用于为显示面板包括的多行c列像素电路提供驱动信号；c为大于1的整数，所述显示面板的有效显示区域包括b个分区，b为正整数；在所述分区中设置有至少一行c列像素电路；
5.所述驱动模组包括a个驱动单元，a为大于1的整数；第a驱动单元用于为所述多行像素电路分别提供相应的第a驱动信号；a为小于或等于a的正整数；
6.第a驱动单元包括b个驱动模块；所述第a驱动单元包括的第b个驱动模块包括至少一级第a驱动电路，所述第a驱动电路为位于第b个分区中的相应行像素电路提供相应的第a驱动信号；b为小于或等于b的正整数；
7.所述第a驱动电路包括第一复位电路和复位控制端；
8.所述第一复位电路分别与相应的复位控制端、相应的第一节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，控制所述第一节点与所述第一电压端之间连通，以对所述第一节点的电位进行复位；
9.所述a个驱动单元包括的第b个驱动模块中的最后一级驱动电路的复位控制端都与第b下拉控制端电连接，所述第b下拉控制端用于为所述a个驱动单元包括的第b个驱动模块中的最后一级驱动电路的复位控制端提供相应的复位控制信号。
10.可选的，所述第a驱动电路还包括进位信号输出端和进位信号输出电路；
11.所述进位信号输出电路分别与所述第一节点、相应的第二节点和所述进位信号输出端电连接，用于在所述第一节点的电位和所述第二节点的电位的控制下，控制所述进位信号输出端输出进位信号；
12.所述a个驱动单元包括的第b个驱动模块中的除了最后一级驱动电路之外的驱动电路的复位控制端与相邻下一级驱动电路的进位信号输出端电连接。
13.可选的，所述第a驱动电路还包括驱动信号输出端和驱动信号输出电路；
14.所述驱动信号输出电路分别与所述第一节点、相应的第二节点和所述驱动信号输出端电连接，用于在所述第一节点的电位和所述第二节点的电位的控制下，控制所述驱动信号输出端输出相应的驱动信号；
15.所述a个驱动单元包括的第b个驱动模块中的除了最后一级驱动电路之外的驱动电路的复位控制端与相邻下一级驱动电路的驱动信号输出端电连接。
16.可选的，所述第一复位电路包括第一晶体管；
17.所述第一晶体管的控制极与所述复位控制端电连接，所述第一晶体管的第一极与所述第一节点电连接，所述第一晶体管的第二极与所述第一电压端电连接。
18.可选的，所述进位信号输出电路包括第二晶体管和第三晶体管；
19.所述第二晶体管的控制极与所述第一节点电连接，所述第二晶体管的第一极与相应的输出时钟信号端电连接，所述第二晶体管的第二极与所述进位信号输出端电连接；
20.所述第三晶体管的控制极与所述第二节点电连接，所述第三晶体管的第一极与所述进位信号输出端电连接，所述第三晶体管的第二极与第二电压端电连接。
21.可选的，所述驱动信号输出电路包括第四晶体管和第五晶体管；
22.所述第四晶体管的控制极与所述第一节点电连接，所述第四晶体管的第一极与相应的输出时钟信号端电连接，所述第四晶体管的第二极与所述驱动信号输出端电连接；
23.所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与所述驱动信号输出端电连接，所述第五晶体管的第二极与第二电压端电连接。
24.可选的，所述第a驱动电路还包括输入电路、第二复位电路、第二节点控制电路、第三复位电路、第一储能电路和第二储能电路；
25.所述输入电路分别与输入端、第三电压端和第一节点电连接，用于在所述输入端提供的输入信号的控制下，控制所述第一节点与所述第三电压端之间连通；
26.所述第二复位电路分别与帧复位端、所述第一节点和第二电压端电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制所述第一节点与所述第二电压端之间连通；
27.所述第三复位电路分别与所述第二节点、所述第一节点和所述第二电压端电连接，用于在所述第二节点的电位的控制下，控制所述第一节点与所述第二电压端之间连通；
28.所述第二节点控制电路分别与控制时钟信号端、所述第一节点和所述第二节点电连接，用于在所述控制时钟信号端提供的控制时钟信号和所述第一节点的电位的控制下，控制所述第二节点的电位；
29.所述第一储能电路与所述第一节点电连接，用于储存电能；
30.所述第二储能电路与所述第二节点电连接，用于储存电能。
31.可选的，所述输入电路包括第六晶体管；
32.所述第六晶体管的控制极与所述输入端电连接，所述第六晶体管的第一极与所述第三电压端电连接，所述第六晶体管的第二极与所述第一节点q电连接；
33.所述第二复位电路包括第七晶体管；
34.所述第七晶体管的控制极与所述帧复位端电连接，所述第七晶体管的第一极与所述第一节点电连接，所述第七晶体管的第二极与所述第二电压端电连接；
35.所述第三复位电路包括第八晶体管；
36.所述第八晶体管的控制极与所述第二节点电连接，所述第八晶体管的第一极与所述第一节点电连接，所述第八晶体管的第二极与所述第二电压端电连接；
37.所述第二节点控制电路包括第九晶体管和第十晶体管；
38.所述第九晶体管的控制极与所述第九晶体管的第一极都与所述控制时钟信号端电连接，所述第九晶体管的第二极与所述第二节点电连接；
39.所述第十晶体管的控制极与所述第一节点电连接，所述第十晶体管的第一极与所述第二节点电连接，所述第十晶体管的第二极与所述第二电压端电连接；
40.所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
41.所述第一电容的第一端与所述第一节点电连接，所述第一电容的第二端与所述驱动信号输出端电连接；
42.所述第二电容的第一端与所述第二节点电连接，所述第二电容的第二端与所述第二电压端电连接。
43.本发明实施例还提供一种驱动方法，应用于上述的驱动模组，所述驱动方法包括：
44.第b下拉控制端为a个驱动单元包括的第b个驱动模块中的最后一级驱动电路的复位控制端提供相应的复位控制信号。
45.可选的，显示周期包括多个复位时间段；所述驱动方法包括：
46.在所述复位时间段，在所述第b下拉控制端提供的第b下拉控制信号的控制下，所述最后一级驱动电路中的第一复位电路控制该最后一级驱动电路中的第一节点与第一电压端之间连通，以对所述第一节点的电位进行复位。
47.本发明还提供一种显示装置，包括上述的驱动模组。
48.可选的，本发明至少一实施例所述的显示装置还包括显示面板，所述显示面板包括多行c列像素电路，c为大于1的整数；所述像素电路包括发光元件、驱动电路、数据写入电路、初始化电路和第三储能电路；
49.所述初始化电路分别与第一驱动控制端、初始电压端和所述发光元件的第一极电连接，用于在所述第一驱动控制端提供的第一驱动信号的控制下，控制将所述初始电压端提供的初始电压写入所述发光元件的第一极；
50.所述数据写入电路分别与第二驱动控制端、数据线和所述驱动电路的控制端电连接，用于在所述第二驱动控制端提供的第二驱动信号的控制下，控制将所述数据线提供的数据电压写入所述驱动电路的控制端；
51.所述第三储能电路与所述驱动电路的控制端电连接，用于储存电能；
52.所述驱动电路的第一端与第四电压端电连接，所述驱动电路的第二端与所述发光元件的第一极电连接，所述驱动电路用于在其控制端的电位的控制下，控制所述第四电压端与所述发光元件的第一极之间连通；
53.所述发光元件的第二极与第五电压端电连接；
54.所述驱动模组包括第一驱动单元和第二驱动单元；
55.所述第一驱动单元用于提供所述第一驱动信号，所述第二驱动单元用于提供所述第二驱动信号。
56.可选的，所述像素电路还包括参考电压写入电路；所述驱动电路包括驱动晶体管，
所述初始化电路包括第一控制晶体管，所述数据写入电路包括第二控制晶体管，所述参考电压写入电路包括第三控制晶体管，所述第三储能电路包括存储电容；
57.所述第一控制晶体管的控制极与第一驱动控制端电连接，第一控制晶体管的第一极与初始电压端电连接，第一控制晶体管的第二极与发光元件的第一极电连接；
58.所述第二控制晶体管的控制极与第二驱动控制端电连接，所述第二控制晶体管的第一极与数据线电连接，所述第二控制晶体管的第二极与所述驱动晶体管的控制极电连接；
59.所述第三控制晶体管的栅极与第三驱动控制端电连接，所述第三控制晶体管的第一极与参考电压端电连接，所述第三控制晶体管的第二极与所述驱动晶体管的控制极电连接；
60.所述存储电容的第一端与所述驱动晶体管的栅极电连接，所述存储电容的第二端与所述发光元件的第一极电连接；
61.所述驱动晶体管的第一极与第四电压端电连接，所述驱动晶体管的第二极与所述发光元件的第一极电连接；所述发光元件的第二极与第五电压端电连接。
62.本发明实施例所述的驱动模组、驱动方法和显示装置能够减少采用的下拉控制端的个数，利于实现窄边框，并防止产生跨线和信号线交叠的情况。
附图说明
63.图1是显示面板的有效显示区域的分区示意图；
64.图2是在本发明至少一实施例中，第一驱动单元包括的第一驱动模块包括两级第一驱动电路、第二驱动单元包括的第一驱动模块包括两级第一驱动电路的结构示意图；
65.图3是本发明所述的驱动模组中的第a驱动电路的至少一实施例的结构图；
66.图4是本发明所述的驱动模组中的第a驱动电路的至少一实施例的结构图；
67.图5是本发明所述的驱动模组中的第a驱动电路的至少一实施例的结构图；
68.图6是本发明所述的驱动模组中的第a驱动电路的至少一实施例的电路图；
69.图7是本发明所述的驱动模组中的第a驱动电路的至少一实施例的电路图；
70.图8是在本发明至少一实施例所述的驱动模组中，第一驱动单元包括的第一驱动模块中的最后一级第一驱动电路81的电路图与第二驱动单元包括的第一驱动模块中的最后一级第二驱动电路82的电路图；
71.图9是在本发明至少一实施例所述的驱动模组中，两个分区对应的驱动电路的结构示意图；
72.图10是在本发明至少一实施例所述的驱动模组中，第一分区对应的驱动电路的结构图；
73.图11是图10所示的第一驱动单元中的第一驱动模块和第二驱动单元中的第一驱动模块的工作时序图；
74.图12是在本发明至少一实施例所述的驱动模组中，三个分区(所述三个分区为：第一分区、第二分区和第b分区，b为正整数)末行下拉控制端共用时序图；
75.图13是本发明所述的显示装置中的像素电路的至少一实施例的结构图；
76.图14是所述像素电路的至少一实施例的电路图；
77.图15是图14所示的像素电路的至少一实施例的工作时序图。
具体实施方式
78.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
79.本发明实施例所述的驱动模组，用于为显示面板包括的多行c列像素电路提供驱动信号；c为大于1的整数，所述显示面板的有效显示区域包括b个分区，b为正整数；在所述分区中设置有至少一行c列像素电路；
80.所述驱动模组包括a个驱动单元，a为大于1的整数；第a驱动单元用于为所述多行像素电路分别提供相应的第a驱动信号；a为小于或等于a的正整数；
81.第a驱动单元包括b个驱动模块；所述第a驱动单元包括的第b个驱动模块包括至少一级第a驱动电路，所述第a驱动电路为位于第b个分区中的相应行像素电路提供相应的第a驱动信号；b为小于或等于b的正整数；
82.所述第a驱动电路包括复位控制端和第一复位电路；
83.所述第一复位电路分别与相应的复位控制端、相应的第一节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，控制所述第一节点与所述第一电压端之间连通，以对所述第一节点的电位进行复位；
84.所述a个驱动单元包括的第b个驱动模块中的最后一级驱动电路的复位控制端都与第b下拉控制端电连接，所述第b下拉控制端用于为所述a个驱动单元包括的第b个驱动模块中的最后一级驱动电路的复位控制端提供相应的复位控制信号。
85.在本发明实施例所述的驱动模组中，将所述a个驱动单元包括的第b个驱动模块中的最后一级驱动电路的复位控制端设置为与同一个第b下拉控制端电连接，接收来自该第b下拉控制端提供的相应的复位控制信号，以对驱动信号线及时序进行优化，起到实现显示产品窄边框和缩减驱动ic(集成电路)passline，防止产生跨线和信号线交叠的情况。
86.在本发明至少一实施例中，passline为驱动ic的信号线，不同的信号需要采用不同的passline，且同一个信号需要采用的passline的数量也不同(同一个信号需要采用的passline的数量与信号驱动能力有关，例如，时钟信号可以只需要一个passline，但是，走电流的第一高电压端vgh提供的第一高电压信号就需要两个passline)。
87.在本发明至少一实施例中，所述驱动模组除了包括所述a个驱动单元之外，所述驱动模块还可以包括至少一个驱动单元，该至少一个驱动单元也可以为各分区中的像素电路提供驱动信号，但是该至少一个驱动单元与所述a个驱动单元并不共用下拉控制端。
88.在相关技术中，驱动模组包括至少两个驱动单元(a个驱动单元，a为大于1的整数)，每一驱动单元分别用于提供不同的驱动信号；所述显示面板的有效显示区域可以包括b个分区(b为正整数)，每个分区由对应的驱动模块控制，至少两个驱动单元中的对应于第b个分区的第b驱动模块中的最后一级驱动电路分别与对应的下拉控制端电连接，则相关的驱动模组采用的下拉控制端的个数为a
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b个，而所述下拉控制端提供的复位控制信号是由cof(覆晶薄膜)提供的，其占用cof(覆晶薄膜)passline资源较多，增加了cof成本，并不利
于实现窄边框，并容易产生跨线和信号交叠的情况。基于此，本发明实施例将所述a个驱动单元包括的第b个驱动模块中的最后一级驱动电路的复位控制端设置为与同一个第b下拉控制端电连接，减少采用的下拉控制端的个数，利于实现窄边框，并防止产生跨线和信号线交叠的情况。
89.在本发明至少一实施例中，b个分区沿着数据线延伸的方向依次设置。
90.本发明至少一实施例所述的驱动模组在保证驱动电路功能正常的同时，可以节省b个下拉控制端，降低了cof信号线的数量及成本，提升了面板良率，例如实现窄边框显示产品，为智能分区显示提供了技术支持。
91.在本发明至少一实施例中，以a等于2为例进行说明，但不以此为限。在实际操作时，a也可以等于1、3、4，或者其他正整数。
92.如图1所示，在本发明至少一实施例中，所述显示面板的有效显示区域可以包括9个分区：第一分区a1、第二分区a2、第三个分区a3、第四个分区a4、第五分区a5、第六分区a6、第七个分区a7、第八个分区a8和第九个分区a9；
93.在图1中，标号为g11的为第一驱动单元包括的第一驱动模块，标号为g12的为第二驱动单元包括的第一驱动模块；g11用于为位于所述第一分区a1中的至少一行像素电路分别提供相应的第一驱动信号，g12用于为位于所述第一分区a1中的至少一行像素电路分别提供相应的第二驱动信号；
94.标号为g21的为第一驱动单元包括的第二驱动模块，标号为g22的为第二驱动单元包括的第二驱动模块；g21用于为位于所述第二分区a2中的至少一行像素电路分别提供相应的第一驱动信号，g22用于为位于所述第二分区a2中的至少一行像素电路分别提供相应的第二驱动信号；
95.标号为g31的为第一驱动单元包括的第三驱动模块，标号为g32的为第二驱动单元包括的第三驱动模块；g31用于为位于所述第三分区a3中的至少一行像素电路分别提供相应的第一驱动信号，g32用于为位于所述第三分区a3中的至少一行像素电路分别提供相应的第二驱动信号；
96.标号为g41的为第一驱动单元包括的第四驱动模块，标号为g42的为第二驱动单元包括的第四驱动模块；g41用于为位于所述第四分区a4中的至少一行像素电路分别提供相应的第一驱动信号，g42用于为位于所述第四分区a4中的至少一行像素电路分别提供相应的第二驱动信号；
97.标号为g51的为第一驱动单元包括的第五驱动模块，标号为g52的为第二驱动单元包括的第五驱动模块；g51用于为位于所述第五分区a5中的至少一行像素电路分别提供相应的第一驱动信号，g52用于为位于所述第五分区a5中的至少一行像素电路分别提供相应的第二驱动信号；
98.标号为g61的为第一驱动单元包括的第六驱动模块，标号为g62的为第二驱动单元包括的第六驱动模块；g61用于为位于所述第六分区a6中的至少一行像素电路分别提供相应的第一驱动信号，g62用于为位于所述第六分区a6中的至少一行像素电路分别提供相应的第二驱动信号；
99.标号为g71的为第一驱动单元包括的第七驱动模块，标号为g72的为第二驱动单元包括的第七驱动模块；g71用于为位于所述第七分区a7中的至少一行像素电路分别提供相
应的第一驱动信号，g72用于为位于所述第七分区a7中的至少一行像素电路分别提供相应的第二驱动信号；
100.标号为g81的为第一驱动单元包括的第八驱动模块，标号为g82的为第二驱动单元包括的第八驱动模块；g81用于为位于所述第八分区a8中的至少一行像素电路分别提供相应的第一驱动信号，g82用于为位于所述第八分区a8中的至少一行像素电路分别提供相应的第二驱动信号；
101.标号为g91的为第一驱动单元包括的第九驱动模块，标号为g92的为第二驱动单元包括的第九驱动模块；g91用于为位于所述第九分区a9中的至少一行像素电路分别提供相应的第一驱动信号，g92用于为位于所述第九分区a9中的至少一行像素电路分别提供相应的第二驱动信号。
102.在图1中，标号为f1的为设置于cof(覆晶薄膜)上的信号提供电路，所述信号提供电路可以用于为所述驱动模组提供时钟信号、起始信号、电压信号和复位控制信号等信号。
103.如图1所示，a1、a2、a3、a4、a5、a6、a7、a8和a9沿着数据线延伸的方向依次排列，所述数据线延伸的方向可以为竖直方向，但不以此为限。
104.在图1所示的至少一实施例中，b等于9，a等于2；
105.所述驱动模组包括第一驱动单元和第二驱动单元，第一驱动单元包括九个第一驱动模块，第二驱动单元包括九个第二驱动模块；
106.第一驱动单元包括的九个第一驱动模块分别为位于九个分区内的像素电路提供相应的第一驱动信号，第二驱动单元包括的九个第二驱动模块分别为位于九个分区内的像素电路提供相应的第二驱动信号。
107.如图2所示，在本发明至少一实施例中，第一驱动单元包括的第一驱动模块包括两级第一驱动电路；第二驱动单元包括的第一驱动模块包括两级第一驱动电路；
108.标号为s11的为第一驱动单元包括的第一驱动模块中的第一级第一驱动电路，标号为s21的为第一驱动单元包括的第一驱动模块中的第二级第一驱动电路；
109.标号为s12的为第二驱动单元包括的第一驱动模块中的第一级第二驱动电路，标号为s22的为第二驱动单元包括的第一驱动模块中的第二级第二驱动电路；
110.s21为第一驱动单元包括的第一驱动模块中的最后一级第一驱动电路，s22为第二驱动单元包括的第一驱动模块中的最后一级第二驱动电路；
111.如图2所示，s21的复位控制端与s22的复位控制端都与第一下拉控制端std1电连接，以减少与所述驱动模组电连接的下拉控制端的数目。
112.如图3所示，第a驱动电路的至少一实施例包括复位控制端std和第一复位电路31；
113.所述第一复位电路31分别与相应的复位控制端std、相应的第一节点q和第一电压端v1电连接，用于在所述复位控制端std提供的复位控制信号的控制下，控制所述第一节点q与所述第一电压端v1之间连通，以对所述第一节点q的电位进行复位。
114.在本发明至少一实施例中，所述第一电压端v1可以为第一低电压端或地端，但不以此为限。
115.可选的，所述第a驱动电路还包括进位信号输出端和进位信号输出电路；
116.所述进位信号输出电路分别与所述第一节点、相应的第二节点和所述进位信号输出端电连接，用于在所述第一节点的电位和所述第二节点的电位的控制下，控制所述进位
信号输出端输出进位信号；
117.所述a个驱动单元包括的第b个驱动模块中的除了最后一级驱动电路之外的驱动电路的复位控制端与相邻下一级驱动电路的进位信号输出端电连接。
118.在本发明至少一实施例中，所述进位信号输出电路还可以与相应的输出时钟信号输出端和第二电压端电连接，用于在所述第一节点的电位的控制下，控制所述进位信号输出端与所述输出时钟信号输出端之间连通，在所述第二节点的电位的控制下，控制所述进位信号输出端与所述第二电压端之间连通。
119.在具体实施时，第a驱动电路还可以包括进位信号输出端和进位信号输出电路；所述进位信号输出电路在所述第一节点的电位和所述第二节点的电位的控制下，控制通过所述进位信号输出端输出进位信号；各驱动单元包括的各驱动模块中的除了最后一级驱动电路之外的驱动电路的复位控制端与相邻下一级驱动电路的进位信号输出端电连接。
120.在本发明至少一实施例中，所述第a驱动电路还包括驱动信号输出端和驱动信号输出电路；
121.所述驱动信号输出电路分别与所述第一节点、相应的第二节点和所述驱动信号输出端电连接，用于在所述第一节点的电位和所述第二节点的电位的控制下，控制所述驱动信号输出端输出相应的驱动信号；
122.所述a个驱动单元包括的第b个驱动模块中的除了最后一级驱动电路之外的驱动电路的复位控制端与相邻下一级驱动电路的驱动信号输出端电连接。
123.在本发明至少一实施例中，所述驱动信号输出电路还可以与相应的输出时钟信号输出端和第二电压端电连接，用于在所述第一节点的电位的控制下，控制所述驱动信号输出端与所述输出时钟信号输出端之间连通，在所述第二节点的电位的控制下，控制所述驱动信号输出端与所述第二电压端之间连通。
124.在具体实施时，也可以通过驱动信号输出端进行级联，所述第a驱动电路还可以包括驱动信号输出端和驱动信号输出电路；所述驱动信号输出电路在所述第一节点的电位和所述第二节点的电位的控制下，控制所述驱动信号输出端输出相应的驱动信号；各驱动单元包括的各驱动模块中的除了最后一级驱动电路之外的驱动电路的复位控制端与相邻下一级驱动电路的驱动信号输出端电连接。
125.在本发明至少一实施例中，当各驱动电路包括驱动信号输出端和进位信号输出端时，可以通过进位信号以级联，当各驱动电路包括驱动信号输出端，而不包括进位信号输出端时，可以通过驱动信号以级联。
126.可选的，所述第一复位电路包括第一晶体管；
127.所述第一晶体管的控制极与所述复位控制端电连接，所述第一晶体管的第一极与所述第一节点电连接，所述第一晶体管的第二极与所述第一电压端电连接。
128.可选的，所述进位信号输出电路包括第二晶体管和第三晶体管；
129.所述第二晶体管的控制极与所述第一节点电连接，所述第二晶体管的第一极与相应的输出时钟信号端电连接，所述第二晶体管的第二极与所述进位信号输出端电连接；
130.所述第三晶体管的控制极与所述第二节点电连接，所述第三晶体管的第一极与所述进位信号输出端电连接，所述第三晶体管的第二极与第二电压端电连接。
131.可选的，所述驱动信号输出电路包括第四晶体管和第五晶体管；
132.所述第四晶体管的控制极与所述第一节点电连接，所述第四晶体管的第一极与相应的输出时钟信号端电连接，所述第四晶体管的第二极与所述驱动信号输出端电连接；
133.所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与所述驱动信号输出端电连接，所述第五晶体管的第二极与第二电压端电连接。
134.在本发明至少一实施例中，所述第a驱动电路还可以包括输入电路、第二复位电路、第二节点控制电路、第三复位电路、第一储能电路和第二储能电路；
135.所述输入电路分别与输入端、第三电压端和第一节点电连接，用于在所述输入端提供的输入信号的控制下，控制所述第一节点与所述第三电压端之间连通；
136.所述第二复位电路分别与帧复位端、所述第一节点和第二电压端电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制所述第一节点与所述第二电压端之间连通；
137.所述第三复位电路分别与所述第二节点、所述第一节点和所述第二电压端电连接，用于在所述第二节点的电位的控制下，控制所述第一节点与所述第二电压端之间连通；
138.所述第二节点控制电路分别与控制时钟信号端、所述第一节点和所述第二节点电连接，用于在所述控制时钟信号端提供的控制时钟信号和所述第一节点的电位的控制下，控制所述第二节点的电位；
139.所述第一储能电路与所述第一节点电连接，用于储存电能；
140.所述第二储能电路与所述第二节点电连接，用于储存电能。
141.在本发明至少一实施例中，所述第二节点控制电路还可以与第二电压端电连接，用于在所述控制时钟信号的控制下，控制所述第二节点与所述控制时钟端之间连通，在所述第一节点的电位的控制下，控制所述第二节点与所述第二电压端电连接。
142.在具体实施时，第a驱动电路还可以包括输入电路、第二复位电路、第二节点控制电路、第三复位电路、第一储能电路和第二储能电路；输入电路在输入信号的控制下，控制第一节点的电位，第二复位电路在帧复位信号的控制下，对第一节点的电位进行复位；第三复位电路在第二节点的电位的控制下，对第一节点的电位进行复位；第二节点控制电路在所述控制时钟信号和第一节点的电位的控制下，控制第二节点的电位。
143.在本发明至少一实施例中，所述第三电压端可以为第一高电压端，所述第二电压端可以为第一低电压端，但不以此为限。
144.如图4所示，在图3所示的第a驱动电路的至少一实施例的基础上，所述第a驱动电路还可以包括输入电路41、第二复位电路42、第二节点控制电路43、第三复位电路44、第一储能电路45、第二储能电路46、驱动信号输出电路47和驱动信号输出端ga_out；
145.所述输入电路41分别与输入端stu、第三电压端v3和第一节点q电连接，用于在所述输入端stu提供的输入信号的控制下，控制所述第一节点q与所述第三电压端v3之间连通；
146.所述第二复位电路42分别与帧复位端trs、所述第一节点q和第二电压端v2电连接，用于在所述帧复位端trs提供的帧复位信号的控制下，控制所述第一节点q与所述第二电压端v2之间连通；
147.所述第三复位电路44分别与所述第二节点qb、所述第一节点q和所述第二电压端v2电连接，用于在所述第二节点qb的电位的控制下，控制所述第一节点q与所述第二电压端
v2之间连通；
148.所述第二节点控制电路43分别与所述第一节点q、所述第二节点qb、控制时钟信号端clk2和第二电压端v2电连接，用于在所述控制时钟信号端clk2提供的控制时钟信号的控制下，控制所述第二节点qb与所述控制时钟信号端clk2之间连通，并在所述第一节点q的电位的控制下，控制所述第二节点qb与所述第二电压端v2之间连通；
149.所述第一储能电路45与所述第一节点q电连接，用于储存电能；
150.所述第二储能电路46与所述第二节点qb电连接，用于储存电能；
151.所述驱动信号输出电路47分别与所述第一节点q、相应的第二节点qb、所述驱动信号输出端ga_out、输出时钟信号端clk1和第二电压端v2电连接，用于在所述第一节点q的电位的控制下，控制所述驱动信号输出端ga_out与所述输出时钟信号端clk1之间连通，并在所述第二节点qb的电位的控制下，控制所述驱动信号输出端ga_out与所述第二电压端v2之间连通，以控制所述驱动信号输出端ga_out输出相应的驱动信号。
152.图4所示的第a驱动电路的至少一实施例仅包括驱动信号输出端ga_out，而不包括进位信号输出端，则a个驱动单元包括的第b个驱动模块中的除了最后一级驱动电路之外的驱动电路的复位控制端与相邻下一级驱动电路的驱动信号输出端电连接。
153.如图5所示，在图4所示的第a驱动电路的至少一实施例的基础上，所述第a驱动电路还可以包括进位信号输出端ga_cr和进位信号输出电路51；
154.所述进位信号输出电路51分别与第一节点q、第二节点qb、所述进位信号输出端ga_cr、所述输出时钟信号端clk1和第二电压端v2电连接，用于在所述第一节点q的电位的控制下，控制所述进位信号输出端ga_cr与所述输出时钟信号端clk1之间连通，并在所述第二节点qb的电位的控制下，控制所述进位信号输出端ga_cr与所述第二电压端v2之间连通，以控制通过所述进位信号输出端ga_cr输出进位信号；
155.图5所示的第a驱动电路的至少一实施例包括驱动信号输出端ga_out和进位信号输出端ga_cr，则a个驱动单元包括的第b个驱动模块中的除了最后一级驱动电路之外的驱动电路的复位控制端与相邻下一级驱动电路的进位信号输出端电连接。
156.可选的，所述输入电路包括第六晶体管；
157.所述第六晶体管的控制极与所述输入端电连接，所述第六晶体管的第一极与所述第三电压端电连接，所述第六晶体管的第二极与所述第一节点q电连接；
158.所述第二复位电路包括第七晶体管；
159.所述第七晶体管的控制极与所述帧复位端电连接，所述第七晶体管的第一极与所述第一节点电连接，所述第七晶体管的第二极与所述第二电压端电连接；
160.所述第三复位电路包括第八晶体管；
161.所述第八晶体管的控制极与所述第二节点电连接，所述第八晶体管的第一极与所述第一节点电连接，所述第八晶体管的第二极与所述第二电压端电连接；
162.所述第二节点控制电路包括第九晶体管和第十晶体管；
163.所述第九晶体管的控制极与所述第九晶体管的第一极都与所述控制时钟信号端电连接，所述第九晶体管的第二极与所述第二节点电连接；
164.所述第十晶体管的控制极与所述第一节点电连接，所述第十晶体管的第一极与所述第二节点电连接，所述第十晶体管的第二极与所述第二电压端电连接；
165.所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
166.所述第一电容的第一端与所述第一节点电连接，所述第一电容的第二端与所述驱动信号输出端电连接；
167.所述第二电容的第一端与所述第二节点电连接，所述第二电容的第二端与所述第二电压端电连接。
168.如图6所示，在图4所示的第a驱动电路的至少一实施例的基础上，所述第一复位电路31包括第一晶体管t1；
169.所述第一晶体管t1的栅极与所述复位控制端std电连接，所述第一晶体管t1的源极与所述第一节点q电连接，所述第一晶体管t1的漏极与第一低电压端vgl电连接；
170.所述驱动信号输出电路47包括第四晶体管t4和第五晶体管t5；
171.所述第四晶体管t4的栅极与所述第一节点q电连接，所述第四晶体管t4的源极与相应的输出时钟信号端clk1电连接，所述第四晶体管t4的漏极与所述驱动信号输出端ga_out电连接；
172.所述第五晶体管t5的栅极与所述第二节点qb电连接，所述第五晶体管t5的源极与所述驱动信号输出端ga_out电连接，所述第五晶体管t5的漏极与所述第一低电压端vgl电连接；
173.所述输入电路41包括第六晶体管t6；
174.所述第六晶体管t6的栅极与所述输入端stu电连接，所述第六晶体管t6的源极与第一高电压端vgh电连接，所述第六晶体管t6的漏极与所述第一节点q电连接；
175.所述第二复位电路42包括第七晶体管t7；
176.所述第七晶体管t7的栅极与所述帧复位端trs电连接，所述第七晶体管t7的源极与所述第一节点q电连接，所述第七晶体管t7的漏极与所述第一低电压端vgl电连接；
177.所述第三复位电路44包括第八晶体管t8；
178.所述第八晶体管t8的栅极与所述第二节点qb电连接，所述第八晶体管t8的源极与所述第一节点q电连接，所述第八晶体管t8的漏极与所述第一低电压端vgl电连接；
179.所述第二节点控制电路43包括第九晶体管t9和第十晶体管t10；
180.所述第九晶体管t9的栅极与所述第九晶体管t9的源极都与所述控制时钟信号端clk2电连接，所述第九晶体管t9的漏极与所述第二节点qb电连接；
181.所述第十晶体管t10的栅极与所述第一节点q电连接，所述第十晶体管t10的源极与所述第二节点qb电连接，所述第十晶体管t10的漏极与所述第一低电压端vgl电连接；
182.所述第一储能电路45包括第一电容c1，所述第二储能电路46包括第二电容c2；
183.所述第一电容c1的第一端与所述第一节点q电连接，所述第一电容c1的第二端与所述驱动信号输出端ga_out电连接；
184.所述第二电容c2的第一端与所述第二节点qb电连接，所述第二电容c2的第二端与所述第一低电压端vgl电连接。
185.在图6所示的第a驱动电路的至少一实施例中，所述第一电压端和所述第二电压端都为所述第一低电压端vgl，所述第三电压端为第一高电压端vgh，但不以此为限。
186.如图7所示，在图6所示的第a驱动电路的至少一实施例的基础上，第a驱动电路的至少一实施例还包括进位信号输出端ga_cr和进位信号输出电路51；
187.所述进位信号输出电路51包括第二晶体管t2和第三晶体管t3；
188.所述第二晶体管t2的栅极与所述第一节点q电连接，所述第二晶体管t2的源极与相应的输出时钟信号端clk1电连接，所述第二晶体管t2的漏极与所述进位信号输出端ga_cr电连接；
189.所述第三晶体管t3的栅极与所述第二节点qb电连接，所述第三晶体管t3的源极与所述进位信号输出端ga_cr电连接，所述第三晶体管t3的漏极与所述第一低电压端vgl电连接。
190.如图8所示，标号为81的为第一驱动单元包括的第一驱动模块中的最后一级第一驱动电路，标号为82的为第二驱动单元包括的第一驱动模块中的最后一级第二驱动电路；
191.第一驱动单元包括的第一驱动模块中的最后一级第一驱动电路81的结构如图6所示，
192.第二驱动单元包括的第一驱动模块中的最后一级第一驱动电路82的结构如图6所示；
193.在图8中，标号为std1的为第一下拉控制端，第一下拉控制端std1与第一驱动单元包括的第一驱动模块中的最后一级第一驱动电路81中的复位控制端和第二驱动单元包括的第一驱动模块中的最后一级第一驱动电路82中的复位控制端电连接，用于为第一驱动单元包括的第一驱动模块中的最后一级第一驱动电路81和第二驱动单元包括的第一驱动模块中的最后一级第一驱动电路82提供复位控制信号；
194.在图8中，标号为trs的为帧复位端，标号为g1_stu的为第一输入端，标号为g1_clk2的为第一控制时钟信号端，标号为g1_q的为第一个第一节点，标号为g1_clk1的为第一输出时钟信号端，标号为g1_out的为第一驱动信号输出端，标号为g1_qb的为第一个第二节点，标号为vgl的为第一低电压端，标号为vgh的为第一高电压端；标号为g2_stu的为第二输入端，标号为g2_clk2的为第二控制时钟信号端，标号为g2_q的为第二个第一节点，标号为g2_clk1的为第二输出时钟信号端，标号为g2_qb的为第二个第二节点，标号为g2_out的为第二驱动信号输出端。
195.在图9中，示出两个分区对应的驱动电路：第一分区对应的驱动电路和第a分区对应的驱动电路，其中，a为大于1的整数。
196.如图9所示，驱动模组包括第一驱动单元和第二驱动单元；
197.所述第一驱动单元中的第一驱动模块包括第一级第一驱动电路s11和第二级第一驱动电路s21；
198.所述第二驱动单元中的第一驱动模块包括第一级第二驱动电路s12和第二级第二驱动电路s22；
199.所述第一驱动单元中的第a驱动模块包括第n级第一驱动电路sn1和第n 1级第一驱动电路sn 11；
200.所述第二驱动单元中的第a驱动模块包括第n级第二驱动电路sn2和第n 1级第二驱动电路sn 12；
201.n为大于1的整数。
202.在图9中，标号为k11的为s11包括的控制电路，标号为k21的为s21包括的控制电路，标号为k12的为s12包括的控制电路，标号为k22的为s22包括的控制电路，标号为kn1的
为sn1包括的控制电路，标号为kn 11的为sn 11包括的控制电路，标号为kn2的为sn2包括的控制电路，标号为kn 12的为sn 12包括的控制电路。
203.如图9所示，s11的输入端接入第一个第一起始信号g1_stu(1)，s11的复位控制端与s21的进位信号输出端g1_cr(2)电连接，s11分别与第一个第一输出时钟信号端g1_clk1(1)和第一个第一控制时钟信号端g1_clk2(1)电连接，s11中的第一节点标示为g1_q(1)，s11中的第二节点标示为g1_qb(1)，s11的驱动信号输出端标示为g1_out(1)，s11的进位信号输出端标示为g1_cr(1)；
204.s21的输入端与g1_cr(1)电连接，s21的复位控制端与第一下拉控制端std1电连接，s21分别与第二个第一输出时钟信号端g1_clk1(2)和第二个第一控制时钟信号端g1_clk2(2)电连接，s21中的第一节点标示为g1_q(2)，s21中的第二节点标示为g1_qb(2)，s21的驱动信号输出端标示为g1_out(2)，s21的进位信号输出端标示为g1_cr(2)；
205.s12的输入端接入第一个第二起始信号g2_stu(1)，s12的复位控制端与s22的进位信号输出端g2_cr(2)电连接，s12分别与第一个第二输出时钟信号端g2_clk1(1)和第一个第二控制时钟信号端g2_clk2(1)电连接，s12中的第一节点标示为g2_q(1)，s12中的第二节点标示为g2_qb(1)，s12的驱动信号输出端标示为g2_out(1)，s12的进位信号输出端标示为g2_cr(1)；
206.s22的输入端与g2_cr(1)电连接，s22的复位控制端与第一下拉控制端std1电连接，s22分别与第二个第二输出时钟信号端g2_clk1(2)和第二个第二控制时钟信号端g2_clk2(2)电连接，s22中的第一节点标示为g2_q(2)，s22中的第二节点标示为g2_qb(2)，s22的驱动信号输出端标示为g2_out(2)，s22的进位信号输出端标示为g2_cr(2)；
207.sn1的输入端接入第a个第一起始信号g1_stu(a)，sn1的复位控制端与sn 11的进位信号输出端g1_cr(n 1)电连接，sn1分别与第n个第一输出时钟信号端g1_clk1(n)和第n个第一控制时钟信号端g1_clk2(n)电连接，sn1中的第一节点标示为g1_q(n)，sn1中的第二节点标示为g1_qb(n)，sn1的驱动信号输出端标示为g1_out(n)，sn1的进位信号输出端标示为g1_cr(n)；
208.sn 11的输入端与g1_cr(n)电连接，sn 11的复位控制端与第a下拉控制端stda电连接，sn 11分别与第n 1个第一输出时钟信号端g1_clk1(n 1)和第n 1个第一控制时钟信号端g1_clk2(n 1)电连接，sn 11中的第一节点标示为g1_q(n 1)，sn 11中的第二节点标示为g1_qb(n 1)，sn 11的驱动信号输出端标示为g1_out(n 1)，sn 11的进位信号输出端标示为g1_cr(n 1)；
209.sn2的输入端接入第a个第二起始信号g2_stu(a)，sn2的复位控制端与sn 12的进位信号输出端g2_cr(n 1)电连接，sn2分别与第n个第二输出时钟信号端g2_clk1(n)和第n个第二控制时钟信号端g2_clk2(n)电连接，sn2中的第一节点标示为g2_q(n)，sn2中的第二节点标示为g2_qb(n)，sn2的驱动信号输出端标示为g2_out(n)，sn2的进位信号输出端标示为g2_cr(n)；
210.sn 12的输入端与g2_cr(n 1)电连接，sn 12的复位控制端与第a下拉控制端stda电连接，sn 12分别与第n 1个第二输出时钟信号端g2_clk1(n 1)和第n 1个第二控制时钟信号端g2_clk2(n 1)电连接，sn 12中的第一节点标示为g2_q(n 1)，sn 12中的第二节点标示为g2_qb(n 1)，sn 12的驱动信号输出端标示为g2_out(n 1)，sn 12的进位信号输出端标
示为g2_cr(n 1)。
211.在图9所示的至少一实施例中，g1_clk1(1)和g1_clk1(n)可以接入第一个第一时钟信号g1_clka，g1_clk1(2)和g1_clk1(n 1)可以接入第一个第二时钟信号g1_clkb；
212.g1_clk2(1)和g1_clk2(n)可以接入第一个第二时钟信号g1_clkb，g1_clk2(2)和g1_clk2(n 1)可以接入第一个第一时钟信号g1_clka；
213.g2_clk1(1)和g2_clk1(n)可以接入第二个第一时钟信号g2_clka，g2_clk1(2)和g2_clk1(n 1)可以接入第二个第二时钟信号g2_clkb；
214.g2_clk2(1)和g2_clk2(n)可以接入第二个第二时钟信号g2_clkb，g2_clk2(2)和g2_clk2(n 1)可以接入第二个第一时钟信号g2_clka。
215.在本发明至少一实施例中，g1_clka与g1_clkb可以相互反相，g2_clka与g2_clkb可以相互反相；
216.在同一驱动模块中，相邻两级驱动电路接入的输出时钟信号可以相互反相，相邻两级驱动电路接入的控制时钟信号可以相互反相；
217.但不以此为限。
218.在图10中，示出第一分区对应的驱动电路；
219.如图10所示，驱动模组包括第一驱动单元和第二驱动单元；第一驱动单元中的第一驱动模块为位于所述第一分区内的多行像素电路分别提供第一驱动信号，第二驱动单元中的第一驱动模块为位于所述第一分区内的多行像素电路分别提供第二驱动信号；
220.所述第一驱动单元中的第一驱动模块包括m级第一驱动电路；所述第二驱动单元中的第一驱动模块包括m级第二驱动电路；m为大于2的整数；
221.所述第一驱动单元中的第一驱动模块包括的第一级第一驱动电路标示为s11，所述第一驱动单元中的第一驱动模块包括的第二级第一驱动电路标示为s21，所述第一驱动单元中的第一驱动模块包括的第m级第一驱动电路标示为sm1；
222.所述第二驱动单元中的第一驱动模块包括的第一级第二驱动电路标示为s12，所述第二驱动单元中的第一驱动模块包括的第二级第二驱动电路标示为s22，所述第二驱动单元中的第一驱动模块包括的第m级第二驱动电路标示为sm2；
223.s11、s21、sm1、s12、s22和sm2都与帧复位端trs电连接；
224.如图10所示，s11的输入端接入第一起始信号g1_stu，s11的复位控制端与s21的驱动信号输出端g1_out(2)电连接，s11分别与第一个第一输出时钟信号端g1_clk1(1)和第一个第一控制时钟信号端g1_clk2(1)电连接，s11中的第一节点标示为g1_q(1)，s11中的第二节点标示为g1_qb(1)，s11的驱动信号输出端标示为g1_out(1)；
225.s21的输入端与g1_out(1)电连接，s21的复位控制端与所述第一驱动单元中的第一驱动模块包括的第三级第一驱动电路的驱动信号输出端g1_out(3)电连接，s21分别与第二个第一输出时钟信号端g1_clk1(2)和第二个第一控制时钟信号端g1_clk2(2)电连接；s21中的第一节点标示为g1_q(2)，s21中的第二节点标示为g1_qb(2)，s21的驱动信号输出端标示为g1_out(2)；
226.sm1的输入端与所述第一驱动单元中的第一驱动模块包括的第m-1级第一驱动电路的驱动信号输出端(图10中未示出)电连接，sm1的复位控制端与第一下拉控制端std1电连接，sm1分别与第m个第一输出时钟信号端g1_clk1(m)和第m个第一控制时钟信号端g1_
clk2(m)电连接；sm1中的第一节点标示为g1_q(m)，sm1中的第二节点标示为g1_qb(m)，sm1的驱动信号输出端标示为g1_out(m)；
227.s12的输入端接入第二起始信号g2_stu，s12的复位控制端与s22的驱动信号输出端g2_out(2)电连接，s12分别与第一个第二输出时钟信号端g2_clk1(1)和第一个第二控制时钟信号端g2_clk2(1)电连接，s12中的第一节点标示为g2_q(1)，s12中的第二节点标示为g2_qb(1)，s12的驱动信号输出端标示为g2_out(1)；
228.s22的输入端与g2_out(1)电连接，s22的复位控制端与所述第二驱动单元中的第一驱动模块包括的第三级第二驱动电路的驱动信号输出端g2_out(3)电连接，s22分别与第二个第二输出时钟信号端g2_clk1(2)和第二个第二控制时钟信号端g2_clk2(2)电连接，s22中的第一节点标示为g2_q(2)，s22中的第二节点标示为g2_qb(2)，s22的驱动信号输出端标示为g2_out(2)；
229.sm2的输入端与所述第二驱动单元中的第一驱动模块包括的第m-1级第二驱动电路的驱动信号输出端(图10中未示出)电连接，sm2的复位控制端与第一下拉控制端std1电连接，电连接，sm2分别与第m个第二输出时钟信号端g2_clk1(m)和第m个第二控制时钟信号端g2_clk2(m)电连接，sm2中的第一节点标示为g2_q(m)，sm2中的第二节点标示为g2_qb(m)，sm2的驱动信号输出端标示为g2_out(m)；
230.在图10所示的至少一实施例中，g1_clk1(1)可以接入第一个第一时钟信号g1_clka，g1_clk1(2))可以接入第一个第二时钟信号g1_clkb；
231.g1_clk2(1)可以接入第一个第二时钟信号g1_clkb，g1_clk2(2)可以接入第一个第一时钟信号g1_clka；
232.g2_clk1(1)可以接入第二个第一时钟信号g2_clka，g2_clk1(2)可以接入第二个第二时钟信号g2_clkb；
233.g2_clk2(1)可以接入第二个第二时钟信号g2_clkb，g2_clk2(2)可以接入第二个第一时钟信号g2_clka。
234.在本发明至少一实施例中，g1_clka与g1_clkb可以相互反相，g2_clka与g2_clkb可以相互反相。
235.图11是图10所示的第一驱动单元中的第一驱动模块和第二驱动单元中的第一驱动模块的工作时序图。
236.如图11所示，图10所示的第一驱动单元中的第一驱动模块和第二驱动单元中的第一驱动模块在工作时，驱动周期可以包括先后设置的第一阶段p1、第二阶段p2、第三阶段p3、第四阶段p4、第五阶段p5、第六阶段p6、第七阶段p7和第八阶段p8；
237.在一帧时间开始时，trs提供高电压信号，为全部驱动电路中的第一节点放电，对所述第一节点的电位进行复位；
238.在第一阶段p1，g1_stu为高电平，g1_q(1)的电位被充电至高电平，g1_clka为低电平，g1_out(1)输出低电平信号；
239.在第二阶段p2，g1_clka为高电平，g1_q(1)的电位被耦合自举拉升，g1_out(1)输出高电平信号；
240.在第三阶段p3，g1_clka为低电平，g1_out(1)输出的驱动信号的电位放电至低电平，g1_q(1)的电位被耦合下拉；
241.在第四阶段p4，经过逐行移位至本分区最后一行，std1提供高电平信号，g1_q(m)的电位被下拉至低电平，g2_q(m)的电位维持为低电平；
242.在第五阶段p5，g2_stu为高电平，g2_q(1)的电位被充电至高电平，g2_clka为低电平，g2_out(1)输出低电平信号；
243.在第六阶段p6，g2_clka为高电平，g2_q(1)的电位被耦合自举拉升，g2_out(1)输出高电平信号；
244.在第七阶段p7，g2_clka为低电平，g2_out(1)输出的驱动信号的电位被放电为低电平，g2_q(1)的电位被耦合下拉；
245.在第八阶段p8，经过逐行移位至本分区最后一行，std1提供高电平信号，g2_q(m)的电位被下拉至低电平，此时g1_q(m)的电位维持为低电平。
246.图10所示的第一驱动单元中的第一驱动模块和第二驱动单元中的第一驱动模块在工作时，第一驱动单元的第一驱动模块包括的第m级第一驱动电路和第二驱动单元的第一驱动模块包括的第m级第二驱动电路共用第一下拉控制端std1，对各自工作时间段的第一节点的电位无影响。
247.图12示出了三个分区(所述三个分区为：第一分区、第二分区和第b分区，b为正整数)末行下拉控制端共用时序。在图12中，标号为std1的是第一驱动单元中的第一驱动模块包括的最后一级第一驱动电路和第二驱动单元中的第一驱动模块包括的最后一级第二驱动电路共同电连接的第一下拉控制端，标号为std2的为第一驱动单元中的第二驱动模块包括的最后一级第一驱动电路和第二驱动单元中的第二驱动模块包括的最后一级第二驱动电路共同电连接的第二下拉控制端，标号为stdb的为第一驱动单元中的第b驱动模块包括的最后一级第一驱动电路和第二驱动单元中的第b驱动模块包括的最后一级第二驱动电路共同电连接的第b下拉控制端；
248.在图12中，标号为trs的为帧复位端，标号为g1_clka的为第一个第一时钟信号，标号为g1_clkb的为第一个第二时钟信号，标号为g2_clka的为第二个第一时钟信号，标号为g2_clkb的为第二个第二时钟信号；
249.在图12中，标号为g1_q(l1)的为第一驱动单元中的第一驱动模块包括的最后一级第一驱动电路中的第一节点，标号为g1_out(l1)的为第一驱动单元中的第一驱动模块包括的最后一级第一驱动电路中的驱动信号输出端；
250.标号为g2_q(l1)的为第二驱动单元中的第一驱动模块包括的最后一级第二驱动电路中的第一节点，标号为g2_out(l1)的为第二驱动单元中的第一驱动模块包括的最后一级第二驱动电路中的驱动信号输出端；
251.标号为g1_q(l2)的为第一驱动单元中的第二驱动模块包括的最后一级第一驱动电路中的第一节点，标号为g1_out(l2)的为第一驱动单元中的第二驱动模块包括的最后一级第一驱动电路中的驱动信号输出端；
252.标号为g2_q(l2)的为第二驱动单元中的第二驱动模块包括的最后一级第二驱动电路中的第一节点，标号为g2_out(l2)的为第二驱动单元中的第二驱动模块包括的最后一级第二驱动电路中的驱动信号输出端；
253.标号为g1_q(lb)的为第一驱动单元中的第b驱动模块包括的最后一级第一驱动电路中的第一节点，标号为g1_out(lb)的为第一驱动单元中的第b驱动模块包括的最后一级
第一驱动电路中的驱动信号输出端；
254.标号为g2_q(lb)的为第二驱动单元中的第b驱动模块包括的最后一级第二驱动电路中的第一节点，标号为g2_out(lb)的为第二驱动单元中的第b驱动模块包括的最后一级第二驱动电路中的驱动信号输出端。
255.如图12所示，对应于所述三个分区的驱动电路在工作时，驱动周期可以包括先后设置的第一时间段p1_1、第二时间段p2_1、第三时间段p1_2、第四时间段p2_2、第五时间段pb_1和第六时间段pb_2；
256.在第一时间段p1_1，std1提供高电平信号，g1_q(l1)的电位被放电至低电平，控制第一驱动单元中的第一驱动模块包括的最后一级第一驱动电路中的第四晶体管关闭，由于第一驱动单元中的第一驱动模块包括的最后一级第一驱动电路和第二驱动单元中的第一驱动模块包括的最后一级第二驱动电路共用std1，则此时std1对g2_q(l1)进行放电，g2_q(l1)的电位维持为低电平，第二驱动单元中的第一驱动模块包括的最后一级第二驱动电路中的第四晶体管关闭，加强了抗干扰效果；
257.在第三时间段p1_2，std1提供高电平信号，g2_q(l1)的电位被放电至低电平，将第二驱动单元中的第一驱动模块包括的最后一级第二驱动电路中的第四晶体管关闭，由于第一驱动单元中的第一驱动模块包括的最后一级第一驱动电路和第二驱动单元中的第一驱动模块包括的最后一级第二驱动电路共用std1，则此时std1对g1_q(l1)进行放电，g1_q(l1)的电位维持为低电平，第一驱动单元中的第一驱动模块包括的最后一级第一驱动电路持续关闭，加强了抗干扰效果；
258.在第二时间段p2_1，std2提供高电压信号，g1_q(l2)的电位放电至低电平，控制第一驱动单元中的第二驱动模块包括的最后一级第一驱动电路中的第四晶体管关闭，由于第一驱动单元中的第二驱动模块包括的最后一级第一驱动电路和第二驱动单元中的第二驱动模块包括的最后一级第二驱动电路共用std2，则此时std2对g2_q(l2)进行放电，g2_q(l2)的电位维持为低电平，第二驱动单元中的第二驱动模块包括的最后一级第二驱动电路中的第四晶体管关闭，加强了抗干扰效果；
259.在第四时间段p2_2，std2提供高电平信号，g2_q(l2)的电位被放电至低电平，将第二驱动单元中的第二驱动模块包括的最后一级第二驱动电路中的第四晶体管关闭，由于第一驱动单元中的第二驱动模块包括的最后一级第一驱动电路和第二驱动单元中的第二驱动模块包括的最后一级第二驱动电路共用std2，则此时std2对g1_q(l2)进行放电，g1_q(l2)的电位维持为低电平，第一驱动单元中的第二驱动模块包括的最后一级第一驱动电路持续关闭，加强了抗干扰效果；
260.在第五时间段pb_1，stdb提供高电平信号，g1_q(lb)的电位放电至低电平，控制第一驱动单元中的第b驱动模块包括的最后一级第一驱动电路中的第四晶体管关闭，由于第一驱动单元中的第b驱动模块包括的最后一级第一驱动电路和第二驱动单元中的第b驱动模块包括的最后一级第二驱动电路共用stdb，则此时stdb对g2_q(lb)进行放电，g2_q(lb)的电位维持为低电平，第二驱动单元中的第b驱动模块包括的最后一级第二驱动电路中的第四晶体管关闭，加强了抗干扰效果；
261.在第四时间段pb_2，stdb提供高电平信号，g2_q(lb)的电位被放电至低电平，将第二驱动单元中的第b驱动模块包括的最后一级第二驱动电路中的第四晶体管关闭，由于第
一驱动单元中的第b驱动模块包括的最后一级第一驱动电路和第二驱动单元中的第b驱动模块包括的最后一级第二驱动电路共用stdb，则此时stdb对g1_q(lb)进行放电，g1_q(lb)的电位维持为低电平，第一驱动单元中的第b驱动模块包括的最后一级第一驱动电路持续关闭，加强了抗干扰效果。
262.本发明实施例所述的驱动方法，应用于上述的驱动模组，所述驱动方法包括：
263.第b下拉控制端为a个驱动单元包括的第b个驱动模块中的最后一级驱动电路的复位控制端提供相应的复位控制信号。
264.在本发明实施例所述的驱动方法中，所述a个驱动单元包括的第b个驱动模块中的最后一级驱动电路的复位控制端设置为接收同一个第b下拉控制端提供的相应的复位控制信号，以对驱动信号线及时序进行优化，起到实现显示产品窄边框和缩减驱动ic(集成电路)passline，防止产生跨线和信号线交叠的情况。
265.在本发明至少一实施例中，显示周期可以包括多个复位时间段；所述驱动方法包括：
266.在所述复位时间段，在所述第b下拉控制端提供的第b下拉控制信号的控制下，所述最后一级驱动电路中的第一复位电路控制该最后一级驱动电路中的第一节点与第一电压端之间连通，以对所述第一节点的电位进行复位。
267.本发明实施例所述的显示装置包括上述的驱动模组。
268.本发明至少一实施例所述的显示装置还包括显示面板，所述显示面板包括多行c列像素电路，c为大于1的整数；所述像素电路包括发光元件、驱动电路、数据写入电路、初始化电路和第三储能电路；
269.所述初始化电路分别与第一驱动控制端、初始电压端和所述发光元件的第一极电连接，用于在所述第一驱动控制端提供的第一驱动信号的控制下，控制将所述初始电压端提供的初始电压写入所述发光元件的第一极；
270.所述数据写入电路分别与第二驱动控制端、数据线和所述驱动电路的控制端电连接，用于在所述第二驱动控制端提供的第二驱动信号的控制下，控制将所述数据线提供的数据电压写入所述驱动电路的控制端；
271.所述第三储能电路与所述驱动电路的控制端电连接，用于储存电能；
272.所述驱动电路的第一端与第四电压端电连接，所述驱动电路的第二端与所述发光元件的第一极电连接，所述驱动电路用于在其控制端的电位的控制下，控制所述第四电压端与所述发光元件的第一极之间连通；
273.所述发光元件的第二极与第五电压端电连接；
274.所述驱动模组包括第一驱动单元和第二驱动单元；
275.所述第一驱动单元用于提供所述第一驱动信号，所述第二驱动单元用于提供所述第二驱动信号。
276.在本发明至少一实施例中，所述第四电压端可以为第二高电压端，所述第五电压端可以为第二低电压端，但不以此为限。
277.可选的，所述像素电路的至少一实施例还可以包括参考电压写入电路；
278.所述参考电压写入电路分别与第三驱动控制端、参考电压端和所述驱动电路的控制端电连接，用于在所述第三驱动控制端提供的第三驱动信号的控制下，将所述参考电压
端提供的参考电压写入所述驱动电路的控制端。
279.在具体实施时，用于生成所述第三驱动信号的驱动单元不包含复位控制端，因此不需要与第一驱动单元和第二驱动单元共用下拉控制端。在本发明至少一实施例中，当用于生成第三驱动信号的驱动单元包括复位控制端时，该驱动单元中的每一驱动模块中的最后一级驱动电路也可以共用相应的下拉控制端。
280.如图13所示，所述像素电路的至少一实施例包括发光元件e0、驱动电路131、数据写入电路132、初始化电路133、第三储能电路134和参考电压写入电路135；
281.所述初始化电路133分别与第一驱动控制端g1、初始电压端i1和所述发光元件e0的第一极电连接，用于在所述第一驱动控制端g1提供的第一驱动信号的控制下，控制将所述初始电压端i1提供的初始电压写入所述发光元件e0的第一极；
282.所述数据写入电路132分别与第二驱动控制端g2、数据线d1和所述驱动电路131的控制端电连接，用于在所述第二驱动控制端g2提供的第二驱动信号的控制下，控制将所述数据线d1提供的数据电压写入所述驱动电路131的控制端；
283.所述第三储能电路134与所述驱动电路131的控制端电连接，用于储存电能；
284.所述驱动电路131的第一端与第四电压端v4电连接，所述驱动电路131的第二端与所述发光元件e0的第一极电连接，所述驱动电路131用于在其控制端的电位的控制下，控制所述第四电压端v4与所述发光元件e0的第一极之间连通；
285.所述发光元件e0的第二极与第五电压端v5电连接；
286.所述参考电压写入电路135分别与第三驱动控制端g3、参考电压端和所述驱动电路131的控制端电连接，用于在所述第三驱动控制端g3提供的第三驱动信号的控制下，将所述参考电压端提供的参考电压vref写入所述驱动电路131的控制端。
287.在本发明至少一实施例中，所述发光元件可以为有机发光二极管，所述发光元件的第一极可以为阳极，所述发光元件的第二极可以为阴极。
288.在本发明至少一实施例中，所述第一驱动单元可以用于为所述第一驱动控制端g1提供相应的第一驱动信号，所述第二驱动单元可以用于为所述第二驱动控制端g2提供相应的第二驱动信号。
289.可选的，所述驱动电路包括驱动晶体管，所述初始化电路包括第一控制晶体管，所述数据写入电路包括第二控制晶体管，所述参考电压写入电路包括第三控制晶体管，所述第三储能电路包括存储电容；
290.所述第一控制晶体管的控制极与第一驱动控制端电连接，第一控制晶体管的第一极与初始电压端电连接，第一控制晶体管的第二极与发光元件的第一极电连接；
291.所述第二控制晶体管的控制极与第二驱动控制端电连接，所述第二控制晶体管的第一极与数据线电连接，所述第二控制晶体管的第二极与所述驱动晶体管的控制极电连接；
292.所述第三控制晶体管的栅极与第三驱动控制端电连接，所述第三控制晶体管的第一极与参考电压端电连接，所述第三控制晶体管的第二极与所述驱动晶体管的控制极电连接；
293.所述存储电容的第一端与所述驱动晶体管的栅极电连接，所述存储电容的第二端与所述发光元件的第一极电连接；
294.所述驱动晶体管的第一极与第四电压端电连接，所述驱动晶体管的第二极与所述发光元件的第一极电连接；所述发光元件的第二极与第五电压端电连接。
295.如图14所示，在图13所示的像素电路的至少一实施例的基础上，所述发光元件为有机发光二极管o1；所述驱动电路131包括驱动晶体管m0，所述初始化电路133包括第一控制晶体管m1，所述数据写入电路132包括第二控制晶体管m2，所述参考电压写入电路135包括第三控制晶体管m3，所述第三储能电路134包括存储电容c0；
296.m1的栅极与第一驱动控制端g1电连接，m1的源极与初始电压端i1电连接，m1的漏极与o1的阳极电连接；所述初始电压端i1用于提供初始电压vini；
297.m2的栅极与第二驱动控制端g2电连接，m2的源极与数据线d1电连接，m2的漏极与m0的栅极电连接；
298.m3的栅极与第三驱动控制端g3电连接，m3的源极接入参考电压vref，m3的漏极与m0的栅极电连接；
299.c0的第一端与m0的栅极电连接，c0的第二端与o1的阳极电连接；
300.m0的源极与第二高电压端vdd电连接，o1的阴极与第二低电压端vss电连接。
301.在图14所示的像素电路的至少一实施例中，第四电压端为第二高电压端vdd，第五电压端为第二低电压端vss，但不以此为限。
302.如图15所示，图14所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的初始化阶段151、电位控制阶段152、数据写入阶段153和发光阶段154；
303.在初始化阶段151，g1提供高电压信号，g2提供低电压信号，g3提供高电压信号，m1导通，m2关断，m3导通，将vref写入m0的栅极，将vini写入o1的阳极，以控制o1不发光，并清除o1的阳极残留的电荷；
304.在电位控制阶段152，g1提供低电压信号，g2提供低电压信号，g3提供高电压信号，m1关断，m2关断，m3导通，以将vref写入m0的栅极；
305.在数据写入阶段153，g1提供低电压信号,g2提供高电压信号，g3提供低电压信号，m1关断，m2导通，m3关断，以将d1提供的数据电压vdata写入m0的栅极；
306.在发光阶段154，g1、g2和g3都提供低电压信号，m1、m2和m3关断，m0驱动o1发光。
307.本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
308.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。