编程期间通过经由基板注入空穴的NAND串预充电的制作方法

编程期间通过经由基板注入空穴的nand串预充电


背景技术：

1.本技术涉及存储器设备的操作。
2.半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。
3.电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可垂直布置在三维(3d)堆叠的存储器结构中，或者水平布置在二维(2d)存储器结构中。3d存储器结构的一个示例是位成本可扩展(bics)体系结构，该体系结构包括交替的导电层和介电层的堆叠。
4.存储器设备包括存储器单元，这些存储器单元可被串联布置成nand串(例如，nand链)，例如，其中选择栅极晶体管设置在nand串的末端以选择性地将nand串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。
附图说明
5.图1a是示例性存储器设备的框图。
6.图1b示出了图1a的温度感测电路116的示例。
7.图2是示出图1a的感测块51的一个实施方案的框图。
8.图3示出了图1a的用于将电压提供给平面中的存储器单元块的功率控制电路115的示例性具体实施。
9.图4是存储器设备500的透视图，该存储器设备包括图1a的存储器结构126的示例性3d配置中的一组块。
10.图5示出了图1a的存储器结构126中的示例性晶体管520。
11.图6示出了图4的块blk0的包括nand串700n和710n的一部分的示例性剖视图。
12.图7a示出了与图4和图6一致的块blko中的nand串的示例性视图。
13.图7b示出了连接到图7a的子块sb0中的wl3的存储器单元的示例性视图，该存储器单元具有相应的nand串、位线和感测电路。
14.图8a示出了当在源极线预充电过程中从沟道提取电子时nand串的源极端的带隙图。
15.图8b示出了当在图8a的源极线预充电过程中不再从沟道提取电子时nand串的源极端的带隙图。
16.图8c示出了当在p阱预充电过程中从沟道提取电子时nand串的源极端的带隙图。
17.图8d示出了当在p阱预充电过程中将空穴注入沟道时nand串的源极端的带隙图。
18.图9示出了沟道电压与图8a-图8d一致的用于使用空穴和电子进行预充电的时间的曲线图。
19.图10示出了不同的预充电过程的表。
20.图11示出了与图10的预充电模式一致的示例性编程操作的流程图。
21.图12示出了具有每单元三位和八个数据状态的一组存储器单元的示例性vth分布。
22.图13a示出了与图11一致的编程操作中使用的示例性电压信号。
23.图13b示出了在图13a的不同编程循环中使用的验证电压的示例。
24.图14示出了用于执行与图11和图13a一致的编程操作的示例性电压信号。
25.图15示出了随着图14中的电子型预充电时间段t0-tl和空穴型预充电时间段tl-t2而变化的擦除状态存储器单元的作为编程干扰的量度的vth的曲线图。
26.图16示出了连接到图7a的nand串700n中的存储器单元的字线的子集的图示。
具体实施方式
27.本发明描述了用于在编程操作的预充电阶段中对nand串沟道进行预充电的装置和技术。该技术包括将空穴注入nand串的源极端。
28.在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的nand串中。每个nand串包括：一个或多个漏极端选择栅极晶体管(称为sgd晶体管)之间串联连接的多个存储器单元，其位于nand串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为sgs晶体管)，其位于nand串或其他存储器串或连接的存储器单元组的连接到源极线的源极端上。选择栅极晶体管也称为选择栅极。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。
29.在3d存储器结构中，存储器单元可被布置在基板中的堆叠的垂直nand串中，其中堆叠包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个nand串可具有与字线相交以形成存储器单元的柱的形状。在2d存储器结构中，存储器单元可布置在基板上的水平nand串中。
30.在3d存储器结构中，每个nand串包括在堆叠中垂直延伸的沟道。例如，参见图6中的nand串700n中的沟道660。nand串的源极端700s连接到基板611，并且nand串的漏极端700d连接到位线bl0。
31.在用于选定nand串中的存储器单元的编程操作中，目标是在将编程脉冲施加到选定字线之前对未选定nand串的沟道进行预充电。通过升压沟道电压，在施加编程脉冲期间，编程干扰的可能性降低。一种对沟道进行预充电的方法是电子型预充电，其中从沟道提取电子以增大沟道电压。这包括在经由相应的字线和控制线将正电压施加到存储器单元和选择栅极晶体管的同时，将正电压施加到nand串的漏极端和/或源极端。通过将正电压施加到存储器单元和选择栅极晶体管，相关联的沟道区变得导电，以有利于电子朝向nand串的端部移动。
32.然而，电子型预充电需要长时间恢复，从而降低性能。此外，在一些情况下，诸如在多遍编程中，沟道升压量可能不足。例如，在两遍编程操作的第二遍次中，存储器单元将具有升高的阈值电压，使得难以使相关联的沟道区导电，以有利于电子朝向nand串的端部移动。
33.本文提供的技术解决了上述及其他问题。在一个方面，空穴型预充电过程用于将空穴注入nand串的源极端处，其中nand串的底部连接到基板的p阱。该p阱是存储器单元块
下方的区域。通过将正电压施加到p阱，并且将较低电压诸如0v或负电压施加到sgs晶体管和存储器单元，将来自p阱的空穴注入沟道中。较低电压可以至少施加到字线的邻近nand串的源极端的子集1620(图16)。
34.在另一种方法中，在nand串的源极端处，空穴型预充电过程和电子型预充电过程在单独的时间段内依次使用。与在nand串的源极端处单独使用空穴型预充电过程或电子型预充电过程相比，该方法可以提供益处。此外，可以基于因素诸如块中选定字线的位置来优化两个过程的持续时间。
35.在另一种方法中，在nand串的源极端处使用空穴型预充电过程，而在nand串的漏极端处使用电子型预充电过程。这种混合方法有助于同时从两端对nand串进行充电。
36.一般来讲，还可以基于编程干扰的风险优化预充电过程，该风险是例如选定字线在块中的位置或子块位置的函数。
37.这些和其他特征将在下文进一步讨论。
38.图1a是示例性存储设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108或芯片包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读/写电路128包括多个感测块51、52、
……
、53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。
39.存储器结构可以为2d存储器结构或3d存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3d阵列。存储器结构可包括单体3d存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。
40.控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机、片上地址解码器114、功率控制模块115(功率控制电路)、温度感测电路116和预充电配置电路117。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。
41.片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制模块115控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、sgs和sgd晶体管和源极线的驱动器。还参见图3。在一种方法中，感测块可包括位线驱动器。温度感测电路116可以在存储器设备的寿命期间例如每分钟检测存储器设备的温度。温度感测电路的示例性具体实施参见图ib。预充电配置电路117可以为预充电操作提供设置，如下文进一步讨论的。
42.电路116和117可以包括用于执行本文所述的过程的硬件、软件和/或固件。
43.在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可以包括以下中的任何一者或其组合：控制电路110、状态机112、解码器114和132、功率控制模块115、温度感测电路116、预充电配置电路117、感测块51、52
…
53、读/写电路128、控制器122等。
44.片外控制器122(在一个实施方案中是电路)可包括处理器122e、存储器诸如rom 122a和ram 122b以及纠错码(ecc)引擎245。ecc引擎可以纠正许多读取错误。ram 122b可为dram，其包括用于未提交数据的存储位置122c。在编程期间，要编程的数据的副本存储在存储位置122c中，直到编程成功完成。响应于成功完成，数据从该存储位置中擦除并提交或释放到存储器单元块。存储位置122c可以存储数据的一个或多个字线。
45.还可以提供存储器接口122d。与rom、ram和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存i/o等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。
46.控制器122中的存储器诸如rom 122a和ram 122b包括代码诸如一组指令，并且处理器可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的子集126a访问代码，诸如一个或多条字线中的存储器单元的保留区域。
47.例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122e从rom 122a或子集126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到ram 122b中。一旦控制代码被加载到ram中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。
48.控制器例如ram 122b和/或控制电路110可存储指示块中的预期失效位数的参数。这些参数可包括例如存储在存储器单元中的每单元位数、在块或子块中编程的字线的一部分、在块中编程的子块的一部分、用于存储和读取块中的数据的ecc处理的强度、预读取电压脉冲(如果使用的话)的持续时间，以及读取精度，诸如位线或字线电压稳定时间和感测通过次数。
49.一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行用于执行本文所述的功能的指令。
50.在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数码相机)，其包括一个或多个处理器、一个或多个处理器可读存储器设备(ram、rom、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储器设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器
通信的一个或多个输入/输出设备。
51.除nand闪存存储器之外，还可以使用其他类型的非易失性存储器。
52.半导体存储器设备包括易失性存储器设备诸如动态随机存取存储器(dram)或静态随机存取存储器(sram)设备，非易失性存储器设备诸如电阻式随机存取存储器(reram)、电可擦除可编程只读存储器(eeprom)、闪存存储器(也可以认为是eeprom的子组)、铁电随机存取存储器(fram)和磁阻随机存取存储器(mram)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以nand配置或nor配置进行配置。
53.该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括reram设备元件，在一些实施方案中，reram设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括eeprom和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。
54.多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，nand配置中的闪存存储器设备(nand存储器)通常包含串联连接的存储器元件。nand串是包括存储器单元和sg晶体管的一组串联连接的晶体管的示例。
55.nand存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如nor存储器阵列。nand存储器配置和nor存储器配置为示例，并且可以其他方式配置存储器元件。
56.位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2d存储器结构或3d存储器结构。
57.在2d存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2d存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。
58.存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
59.布置3d存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。
60.作为非限制性示例，3d存储器结构可被垂直地布置为多个2d存储器设备级的堆叠。作为另一个非限制性示例，3d存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2d配置布置，从而导致存储器元件的3d布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3d存储器阵列。
61.以非限制性示例的方式，在3d nand存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成nand串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直nand串。可以设想其他3d配置，其中一些nand串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3d存储器阵列还可以被设计为处于nor配置和处于reram配置。
62.通常，在单体3d存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3d存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3d阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3d存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。
63.2d阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3d存储器阵列。此外，多个2d存储器阵列或3d存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。
64.通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可以被定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。
65.本领域的技术人员将认识到，该技术不限于所描述的2d示例性结构和3d示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。
66.图1b示出了图1a的温度感测电路116的示例。电路包括pmosfet131a、131b和134，双极型晶体管133a和133b以及电阻器rl、r2和r3。ii、i2和i3表示电流。voutput为提供给模数(adc)转换器129的基于温度的输出电压。vbg为与温度无关的电压。电压电平生成电路135使用vbg来设置多个电压电平。例如，可通过电阻分压器电路将基准电压分成若干个电平。
67.adc将voutput与电压电平进行比较，并且选择电压电平中最接近的匹配，并将对应的数字值(vtemp)输出至处理器122e。这是指示存储器设备的温度的数据。在一种方法中，rom熔丝123存储数据，该数据将匹配电压电平与温度相关联。然后，处理器使用温度来设置存储器设备中的基于温度的参数，诸如通过利用比较电路来设置。
68.通过在晶体管131b两端加上基极-发射极电压(vbe)和电阻器r2两端的电压降来获得vbg。双极型晶体管133a具有比晶体管133b更大的面积(因子n)。pmos晶体管131a和131b的尺寸相等，并且以电流镜像配置排列，使得电流i1和i2基本相等。得出vbg＝vbe r2
×
i2且i1＝ve/r1，因此i2＝ve/r1。因此，vbg＝vbe r2
×
kt ln(n)/r1xq，其中t为温度，k为玻尔兹曼常数，并且q为电荷的单位。
69.晶体管134的源极连接至供电电压vdd，并且晶体管的漏极和电阻器r3之间的节点
是输出电压voutput。晶体管134的栅极与晶体管131a和131b的栅极连接至相同的端子，并且通过晶体管134的电流对通过晶体管131a和131b的电流进行镜像。
70.图2是示出图1a的感测块51的一个实施方案的框图。
71.单独感测块51被划分为称为感测电路60-63或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，每个感测电路连接到相应的位线和nand串，并且公共管理电路190连接到一组多个(例如，四个或八个)感测电路。组中的每个感测电路经由数据总线176与相关联的管理电路通信。因此，存在与一组存储元件(存储器单元)的感测电路通信的一个或多个管理电路。
72.作为示例，感测电路60在编程循环期间操作以向未选定位线提供预充电/编程-抑制电压或向选定位线提供编程-使能电压。还参见图13中的vbl。未选定位线连接到未选定nand串以及其中的未选定存储器单元。未选定存储器单元可以是未选定nand串中的存储器单元，其中存储器单元连接到所选择的或未选定字线。未选定存储器单元也可以是所选择的nand串中的存储器单元，其中存储器单元连接到未选定字线。所选择的位线连接到所选择的nand串以及其中的所选择的存储器单元。
73.感测电路60还在编程循环中的验证测试期间操作，以感测存储器单元，从而通过达到分配的数据状态(例如，如其超过分配的数据状态的验证电压的vth所指示)来确定其是否已完成编程。感测电路60还在读取操作期间操作以确定存储器单元已被编程到的数据状态。感测电路通过确定已连接位线中的传导电流是高于还是低于预先确定的阈值电平来执行感测。这指示存储器单元的vth是分别低于还是高于字线电压。
74.感测电路可包括连接到晶体管55(例如，nmos)的选择器56或开关。基于晶体管55的控制栅极58和漏极57处的电压，晶体管可以作为传输门或位线钳位操作。当控制栅极处的电压充分高于漏极上的电压时，晶体管作为传输门操作以将漏极处的电压传递到晶体管的源极59处的位线(bl)。例如，当对未选定nand串进行预充电和抑制时，可以传递编程-抑制电压诸如1v至2v。或者，可以传递编程-使能电压诸如0v以允许在选定nand串中进行编程。选择器56可以将电源电压vdd(例如3v至4v)传输到晶体管55的控制栅极，以使其作为传输门操作。
75.当控制栅极处的电压低于漏极上的电压时，晶体管55作为源极跟随器操作以将位线电压设置或钳位在vcg-vth处，其中vcg为控制栅极58上的电压，并且vth(例如，1v)为晶体管55的阈值电压。这假设源极线处于0v。该模式可以在感测操作诸如读取操作和验证操作期间使用。因此，由晶体管55基于由选择器56输出的电压来设置位线电压。例如，选择器56可以将vbl_sense vth(例如，1.5v)传递到晶体管55，以在位线上提供vbl_sense(例如，0.5v)。vbl选择器173可以将相对高的电压诸如vdd传递到漏极57，该电压高于晶体管55上的控制栅极电压以在感测操作期间提供源极跟随器模式。
76.vbl选择器173可以传递多个电压信号中的一个电压信号。例如，vbl选择器可以传递编程-抑制电压信号，该编程-抑制电压信号从初始电压(例如，0v)增大到编程抑制电压(例如，在编程循环期间针对未选定nand串的相应的位线的电压vbl_inh)。vbl选择器173可以在编程循环期间针对选定nand串的相应的位线传递编程-使能电压信号诸如0v。例如，vbl选择器可以基于来自处理器192的命令来选择来自图3中的bl电压驱动器340的电压信号。
77.在一种方法中，每个感测电路的选择器56可以与其他感测电路的选择器分开控制。每个感测电路的vbl选择器173也可以与其他感测电路的vbl选择器分开控制。
78.在感测期间，感测节点171被充电直到初始电压vsense_init诸如3v。然后，感测节点经由晶体管55传递到位线，并且感测节点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。具体地讲，比较电路175通过在感测时将感测节点电压与跳闸电压进行比较来确定衰减量。如果感测节点电压衰减到低于跳闸电压vtrip，则存储器单元处于导电状态并且其vth等于或低于验证电压。如果感测节点电压未衰减到低于vtrip，则存储器单元处于非导电状态并且其vth高于验证电压。例如，由比较电路175基于存储器单元分别是处于导电状态还是非导电状态而将感测节点锁存器172设置为0或1。感测节点锁存器中的数据可以是由处理器192读取并用于更新跳闸锁存器174的位。随后，对于下一个编程循环，处理器可以使用跳闸锁存器中的位以及锁存器194-197中的分配的数据状态来确定存储器单元和nand串是被选择用于还是未被选择用于编程循环中的编程，从而将适当的使能或抑制位线电压分别传递到位线。锁存器194-197可被视为数据锁存器或用户数据锁存器，因为它们将待编程的数据存储到存储器单元中。
79.管理电路190包括处理器192、分别用于感测电路60-63的四组示例性数据锁存器194-197、以及耦接在数据锁存器组与数据总线120之间的i/o接口196。可以为每个感测电路提供一组三个数据锁存器，例如，包括单独锁存器ldl、mdl和udl。在一些情况下，可以使用不同数量的数据锁存器。在每单元三位的实施方案中，ldl存储用于下页数据的位，mdl存储用于中间页数据的位，并且udl存储用于上页数据的位。
80.处理器192执行计算，以便确定存储在被感测的存储器单元中的数据并将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读取操作期间存储由处理器192确定的数据位并在编程操作期间存储从数据总线120导入的数据位，这些数据位表示要编程到存储器中的写入数据。i/o接口196在数据锁存器194-197和数据总线120之间提供接口。
81.在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线176从感测电路提供给处理器192。此时，处理器192通过考虑感测电路的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。
82.一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测电路通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位
何时改变其状态并相应地改变算法。
83.在存储器单元的编程或验证操作期间，要编程的数据(写入数据)存储在来自数据总线120的数据锁存器组194-197中。在重新编程期间，存储器单元的相应的一组数据锁存器可基于编程脉冲量值存储指示何时使存储器单元能够重新编程的数据。
84.在状态机的控制下，编程操作将一系列编程电压脉冲施加到所寻址的存储器单元的控制栅极。每个电压脉冲的幅值可以在处理中从先前编程脉冲逐步增加一个步长，该处理被称为增量步进脉冲编程。每个编程电压之后是验证操作以确定存储器单元是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192将位线设置为编程禁止模式，诸如通过更新其锁存器。即使将附加的编程脉冲施加到其控制栅极，这也禁止耦接到位线的存储器单元进一步编程。
85.每组数据锁存器194-197可被实现为每个感测电路的数据锁存器的堆叠。在一个实施方案中，每个感测电路60有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，以便存储在其中的并行数据被转换为用于数据总线120的串行数据，反之亦然。对应于存储器单元的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读/写电路模块组被调整，使得其数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。
86.数据锁存器指示相关存储器单元何时达到编程操作的某些里程碑。例如，锁存器可识别存储器单元的vth低于特定验证电压。数据锁存器指示存储器单元当前是否存储来自一页数据的一个或多个位。例如，ldl锁存器可以用于存储下页数据。当下页位存储在相关联的存储器单元中时，ldl锁存器被翻转(例如，从0到1)。对于每单元三位，当分别将中间或上页位存储在相关联的存储器单元中时，翻转mdl或udl锁存器。这在相关联的存储器单元完成编程时发生。
87.图3示出了图1a的用于将电压提供给平面中的存储器单元块的功率控制电路115的示例性具体实施。在一种方法中，可针对管芯的每个平面重复所示的电路。在该示例中，存储器结构126包括一组四个相关块blk0至blk3，以及另一组四个相关块blk4至blk7。块可以在一个或多个平面中。图1a的行解码器124经由传输晶体管322向字线和每个块的选择栅极控制线提供电压。行解码器向传输晶体管提供控制信号，该传输晶体管将块连接到行解码器。在一种方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传输晶体管在给定时间全部导通或截止。如果传输晶体管导通，则来自行解码器的电压被提供给相应控制栅极线或字线。如果传输晶体管截止，则行解码器与相应的控制栅极线或字线断开，使得电压在相应的控制栅极线或字线上浮动。
88.例如，控制栅极线312连接到传输晶体管组313-316，其继而分别连接到blk4-blk7的控制栅极线。控制栅极线317连接到传输晶体管组318-321，其继而分别连接到blk0-blk3的控制栅极线。
89.通常，在块中一次在一个选定块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线302连接到本地控制线303。控制线表示导电路径。在许多电压驱动器的全局控制线上提供电压。一些电压驱动器可以向连接到全局控制线的开关350提供电压。控制传输晶体管324以将电压从电压驱动器传输到开关350。
90.电压驱动器可包括选定数据字线(wl)驱动器347，该选定数据字线驱动器在编程或读取操作期间在选定数据字线上提供电压。驱动器347可以在编程操作的编程循环期间在wln上提供预充电电压和编程电压。驱动器348可用于未选定数据字线，并且虚设字线驱动器349和349a可用于分别在图6中的虚设字线wldd和wlds上提供电压。例如，驱动器348可以用于在编程操作的编程循环期间在未选定字线上施加预充电电压和通过电压。还参见图13中的vwl_unsel。
91.电压驱动器还可包括用于每个子块的单独sgd驱动器。例如，诸如在图7a中，可分别为sb0、sb1、sb2和sb3提供sgd驱动器346、346a、346b和346c。sgd驱动器向连接到sgd晶体管(漏极侧选择栅极晶体管)的控制栅极的控制线提供电压。在一个选项中，sgs驱动器345对于块中的不同子块是共同的，并且向连接到sgs晶体管(源极侧选择栅极晶体管)的控制栅极的控制线提供电压。
92.包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。
93.p阱电压驱动器330例如经由导电路径682向p阱区611b中的p 触点612b提供电压vp-well。参见图6。在一种方法中，p阱区611b对于块是共同的。块也共享一组位线342。源极线(sl)电压驱动器331例如经由本地互连器651向p阱区611b中的n 触点612c提供电压vsl。
94.位线电压驱动器340包括向位线342提供电压的电压源，该电压诸如编程-抑制电压信号vbl_inh、编程-使能电压信号vbl_en、预充电电压信号vbl_pc(图14)和用于感测的电压vbl_sense。编程-抑制电压信号具有1v至2v的量值，例如，以抑制nand串中的编程。编程-使能电压信号具有0v的量值，例如，以允许对nand串中的选定存储器单元发生编程。预充电电压信号具有1v至2v的量值，例如，以对nand串的沟道进行预充电。用于感测的电压可以具有0.5v的量值，例如，以有利于用于在读取操作或验证测试期间对nand串中的选定存储器单元进行感测。
95.在诸如图4至图7b中示出的堆叠存储器设备中，多组连接的存储器单元可以被布置在nand串中，该nand串从基板垂直向上延伸。在一种方法中，每个nand串的底部(或源极端)与基板例如阱区接触，并且每个nand串的顶端(或漏极端)连接到相应的位线。
96.图4是存储器设备500的透视图，该存储器设备包括图1a的存储器结构126的示例性3d配置中的一组块。在基板上的是存储器单元(存储元件)的示例性块blk0-blk3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。
97.在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或sgd线方向)，以及在y方向上的
平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。
98.图5示出了图1a的存储器结构126中的示例性晶体管520。晶体管包括控制栅极cg、漏极d、源极s和沟道ch，并且例如可以表示存储器单元或选择栅极晶体管。晶体管的漏极端任选地经由nand串中的一个或多个其他晶体管连接到位线bl，并且晶体管的源极端任选地经由nand串中的一个或多个其他晶体管连接到源极线sl。
99.图6示出了图4的块blko的包括nand串700n和710n的一部分的示例性剖视图。在该示例中，nand串700n和710n分别在不同的子块sbo和sb1中。该块包括交替的导电层(字线层)和介电层的堆叠610。这些层可以是矩形板，其具有z方向上的高度、y方向上的宽度和x方向上的长度。
100.该堆叠被描绘为包括一层但可以可选地包括一层或多层交替的导电层和介电层。堆叠包括一组交替的导电和介电层，其中在制造过程中形成存储器孔。
101.导电层包括sgs、wlds、wl0-wl95、wldd和sgd(0)。连接到存储器单元的控制栅极的导电层被称为字线，并且连接到源极侧选择栅极晶体管的控制栅极和漏极侧选择栅极晶体管的控制栅极的导电层分别被称为源极侧控制线和漏极侧控制线。wlds和wldd是连接到虚设存储器单元的虚设字线或导电层，其不具有存储用户数据的资格。虚设存储器单元可以具有与数据存储器单元相同的结构，但控制器认为该存储器单元无资格存储包括用户数据的任何类型的数据。可以在存储器单元的nand串的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。wl0-wl95是连接到数据存储器单元的数据字线，其有资格存储用户数据。仅作为示例，堆叠包括九十六个数据字线。dl是示例性介电层。
102.示出了堆叠的顶部610t和底部610b。wl95是最顶部的数据字线或导电层，并且wl0是最底部的数据字线或导电层。
103.nand串通过蚀刻堆叠中的存储器孔，然后沿着存储器孔的侧壁沉积多个材料薄层来形成。存储器单元形成在其中字线与多个薄层相交的区域中，并且选择栅极晶体管形成在sgs和sgd控制线与多个薄层相交的区域中。例如，在sgd控制线与多个薄层相交的地方形成漏极侧选择栅极晶体管716，在sgs控制线与多个薄层相交的地方形成源极侧选择栅极晶体管701，在wl95字线与多个薄层相交的地方形成最顶部的数据存储器单元714，并且在wlo字线与多个薄层相交的地方形成最底部的数据存储器单元703。
104.多个薄层可形成环形层并且可例如使用原子层沉积进行沉积。例如，这些层可包括阻挡氧化物层663、电荷俘获层664或膜(诸如氮化硅(si3n4)或其他氮化物)、隧道层665(例如，栅极氧化物)和沟道660(例如，包括多晶硅)。还可提供介电芯666(例如，包含二氧化硅)。字线或控制线可包含金属，诸如钨。在该示例中，所有层设置在存储器孔中。在其他方法中，层中的一些层可设置在字线或控制线层中。多个薄层形成nand串的柱状有源区域(aa)。
105.堆叠在基板611上形成。在一种方法中，基板包括连接到nand串的源极端的p阱区61la(还参见图3)。该p阱区可包括外延区612，该外延区邻近源极侧选择栅极晶体管向上延伸。p阱区可包括连接到本地互连器651以接收源极线电压的n 触点612c和连接到导电路径682以接收p阱电压的p 触点612b。局部互连件651可包含导电材料651b，诸如由绝缘材料
651a环绕的金属，以防止与相邻字线的金属导电。在一个可能的具体实施中，p阱区形成在n阱613中，该n阱继而形成在基板的p型半导体区域614中。
106.nand串700n在堆叠610的底部610b处具有连接到p阱的源极端700s。nand串700n在堆叠的顶部610t处还具有经由包含n型材料的位线触点680连接到位线bl0的漏极端700d。
107.nand串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。
108.当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的vth与存储的电荷量成比例地增加。参见图12。在擦除操作期间，电子返回到沟道。
109.图7a示出了与图4和图6一致的块blko中的nand串的示例性视图。nand串以3d配置布置在块的子块中。每个子块包括多个nand串，其中描绘了一个示例nand串。例如，sb0、sb1、sb2和sb3分别包括示例nand串700n、710n、720n和730n。nand串具有与图6一致的数据字线、虚设字线和选择栅极线。每个子块包括一组nand串，该组nand串在x方向上延伸并且具有公共sgd线或控制栅极层。nand串700n、710n、720n和730n分别位于子块sb0、sb1、sb2和sb3中。可以基于字线编程顺序来进行块的编程。一个选项是在对下一字线的存储器单元编程之前，对位于不同子块中的不同字线部分中的存储器单元进行编程，一次一个子块。例如，这可以涉及在sb0、sb1、sb2和sb2中对wl0编程，然后在sb0、sb1、sb2和sb2中对wl1编程，依此类推。例如，字线编程顺序可从wl0(源极端字线)开始，并且在wl95(漏极端字线)结束。
110.nand串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。附加地，nand串700n包括sgs晶体管701、虚设存储器单元702、数据存储器单元703-714、虚设存储器单元715和sgd晶体管716。nand串710n包括sgs晶体管721、虚设存储器单元722、数据存储器单元723-734、虚设存储器单元735和sgd晶体管736。nand串720n包括sgs晶体管741、虚设存储器单元742、数据存储器单元743-754、虚设存储器单元755和sgd晶体管756。nand串730n包括sgs晶体管761、虚设存储器单元762、数据存储器单元763-774、虚设存储器单元775和sgd晶体管776。
111.该示例示出了每个nand串的漏极端处的一个sgd晶体管，以及每个nand串的源极端处的一个sgs晶体管。在一种方法中，sb0、sb1、sb2和sb3中的sgd晶体管可以分别由单独的控制线sgd(0)、sgd(1)、sgd(2)和sgd(3)驱动。在另一种方法中，可以在nand串中提供多个sgd和/或sgs晶体管。
112.在擦除操作中擦除存储器单元块之后，可以发生编程，其中根据字线编程顺序对存储器单元进行编程。例如，编程可从块的源极侧的字线开始，并前进到块的漏极侧的字线，一次一条字线。也可以子块编程顺序对字线进行编程，例如，当存在四个子块时，从sbo延伸到sb3。例如，首先对sbo中的wln的存储器单元的一部分进行编程，然后对sb1中的wln的存储器单元的一部分进行编程，对sb2中wln的存储器单元的一部分进行编程，然后对sb3中的wln的存储器单元的一部分进行编程。wln是指选择用于编程的字线。编程操作可以包括在相应的编程循环中施加到字线的一组或多组增大编程电压或脉冲，也称为编程-验证迭代，诸如图13a中所描绘。可以在每个编程电压之后执行验证测试以确定存储器单元是否已完成编程。当存储器单元处于由阈值电压(vth)分布表示的分配的数据状态时，诸如图12所示，编程完成。
113.图7b示出了连接到图7a的子块sbo中的wl3的存储器单元的示例性视图，该存储器
单元具有相应的nand串、位线和感测电路。示出了图7a的sbo中的nand串700n的存储器单元706和沟道700a以及相应的位线bl0。sbo还包括分别在nand串701n、702n和703n中的存储器单元706a、706b和706c，该nand串分别具有沟道700b、700c和700d，并且分别连接到位线bl1、bl2和bl3。位线bl0-bl3分别连接到图2的感测电路60-63。
114.在编程循环中，存储器单元706和706a分别可以是选定存储器单元和未选定存储器单元的示例，在这种情况下，nand串700n和701n分别是选定nand串和未选定nand串的示例，并且位线bl0和bl1分别是选定位线和未选定位线的示例。
115.图8a示出了当在源极线预充电过程中从沟道提取电子时nand串的源极端的带隙图。在图8a-图8d中，垂直方向表示用于导带(cb)和价带(vb)的能量，并且水平方向表示nand串的源极端处的距离，从沟道的源极端到基板的范围。此外，电子由“e
‑”
表示，空穴由“h
‑”
表示，并且电子与空穴的重组由“h e
‑”
表示。
116.在图8a中，将高偏置施加到sgs晶体管并且施加到源极线，从而导致电子从沟道提取到基板。具体地讲，当将高偏置施加到包括p阱中的n 触点612c的源极线时，n型反相层在n 触点和沟道之间形成于基板中，这允许提取电子。在沟道中的电子较少的情况下，沟道的电压增大。预充电的该示例包括电荷载流子在一个方向上的移动。
117.图8b示出了当在图8a的源极线预充电过程中不再从沟道提取电子时nand串的源极端的带隙图。
118.当将低偏置施加到sgs晶体管并且高偏置保持在源极线上时，产生能量势垒，这停止从沟道提取电子。
119.图8c示出了当在p阱预充电过程中从沟道提取电子时nand串的源极端的带隙图。p阱预充电可以包括两个预充电机制，例如，电子提取和空穴注入。在该示例中，当例如经由p 触点612b将高偏置施加到p阱并施加到sgs晶体管时，将电子从沟道提取到p阱以与p阱中的空穴重新组合，如“h e
‑”
表示。另选地，防止p阱中的空穴注入沟道中。
120.图8d示出了当在p阱预充电过程中将空穴注入沟道时nand串的源极端的带隙图。在该示例中，当将低偏置施加到sgs晶体管并且高偏置保持在p阱上时，将空穴注入沟道中，在该沟道中，这些空穴与电子重新组合，如“h e
‑”
表示，从而增大沟道电压。另选地，防止电子从沟道提取到p阱。
121.图9示出了沟道电压与图8a-图8d一致的用于使用空穴和电子进行预充电的时间的曲线图。实线曲线表示使用电子型预充电发生的预充电的速率，并且虚线曲线表示使用较快空穴型预充电发生的预充电的速率。在电子型预充电的情况下，对于电子在沟道中传导，必须满足以下条件：vpch-vch》vt_e，或者vpch-vt_e》vch，其中vpch表示分别针对存储器单元和选择栅极晶体管的字线和控制线电压，vch表示沟道电压，并且vt_e表示电子电压。在预充电操作中，随着沟道电压增大，沟道变得不太导电，使得更难充电。最大vch是vddsa或vpch-vt_e的中的较小者，其中vddsa是存储器芯片的电源的电压。
122.在空穴型预充电的情况下，对于空穴在沟道中传导，必须满足以下条件：vpch-vch《vt_h，或者vpch-vt_h《vch，其中vt_h表示空穴电压。在预充电操作中，随着沟道电压增大，沟道变得更加导电，使得更容易充电。因此，预充电过程更快且更有效。最大vch是vddsa，只要vpch-vt_h《vddsa即可。当在具有高编程状态的存储器单元的沟道区中发生的高vt_h或者当vpch《0v时的情况下，更容易传导空穴。如果芯片上的负vpch可用，则在nand串的源极
端处的空穴型预充电(图10中的过程c)可以足以对整个nand串沟道进行预充电。
123.如果芯片上的负vpch不可用，并且vpch的最小值为0v，则两种方法都是可能的。在第一方法中，使用反向(或顶部到底部)字线编程顺序。这包括从堆叠的顶部开始对字线进行编程，并且向堆叠的底部或向堆叠的顶部与底部之间的堆叠中的中间电平一次进行一个字线。可以首先执行电子型预充电，之后进行空穴型预充电，与图10中的过程d一致。
124.在第二方法中，使用正常(或底部到顶部)字线编程顺序。这包括从堆叠的底部开始对字线进行编程，并且向堆叠的顶部或堆叠中的中间电平一次进行一个字线。电子型预充电可以在nand串的漏极端处执行，而空穴型预充电在nand串的源极端处执行，与图10中的过程e一致。
125.图10示出了从a到e标记的不同预充电过程的表。过程a包括来自漏极侧的电子型预充电，其中位线、sgs线和漏极侧字线的电压大于0v。过程b包括来自源极侧的电子型预充电，其中源极线、p阱、sgs线和源极侧字线的电压大于0v。过程c包括来自源极侧的空穴型预充电，其中源极线和p阱的电压大于0v，并且sgs线和源极侧字线的电压是0v或小于0v。过程d包括在时间上独立进行的过程b和c，其中过程c跟随在过程b之后更有效。过程d在使用顶部到底部字线编程顺序时是特别合适的。过程e包括同时进行的过程a和c。过程e在使用底部到顶部字线编程顺序时是特别合适的。
126.图11示出了与图10的预充电模式一致的示例性编程操作的流程图。步骤1100开始用于一组nand串的编程操作。该编程操作包括nand串中的存储器单元，该存储器单元连接到多个字线中的选定字线。步骤1101开始编程循环。步骤1102包括执行编程操作的预充电阶段1407(图14)，该预充电阶段包括将空穴注入nand串的源极侧中。需注意，可以针对块中的所有nand串(包括选定nand串和未选定nand串)发生该注入。对于选定nand串，在后续编程脉冲期间位线的接地移除沟道升压。
127.在步骤1102的示例性具体实施中，为了在nand串的源极端处将空穴注入沟道中，控制电路被配置为以不超过0v(例如，0v或《0v)的相应电压偏置nand串700n的源极端700s处的多个字线的源极侧子集1620，同时以不超过0v的相应电压偏置源极侧选择栅极控制线sgs，以相应正电压偏置n型触点612c并且以相应正电压偏置p 触点612b。
128.步骤1103表示用于预充电阶段的选项，该预充电阶段包括针对nand串的源极侧单独提取电子，与图10的过程d一致。步骤1102的空穴注入可以在第一时间段内发生，并且步骤1103的电子提取可以在单独的第二时间段内发生。第二时间段可以是图14中的tl-t2，其在t0-t1的第一时间段之后。
129.在步骤1103的示例性具体实施中，在在nand串的源极端处将空穴注入沟道中之前，控制电路被配置为在nand串的源极端处从沟道提取电子，在nand串的源极端处从沟道提取电子包括同时地以相应正电压偏置nand串的源极端处的多个字线的源极侧子集，以相应正电压偏置源极侧选择栅极控制线，以相应正电压偏置n型触点并且以相应正电压偏置p 触点。
130.步骤1104表示针对预充电阶段的另一选项，该预充电阶段包括从nand串的漏极侧同时提取电子，与图10的过程e一致。也可以使用步骤1102和1103的两个选项。
131.在步骤1104的示例性具体实施中，为了对沟道进行预充电，在在nand串的源极端处将空穴注入沟道中期间，控制电路被配置为在nand串的漏极端处从沟道提取电子，在
nand串的漏极端处从沟道提取电子包括：
132.同时地以相应正电压偏置nand串的漏极端700d处的多个字线的漏极侧子集1600，以相应正电压偏置漏极侧选择栅极控制线sgd并且以相应正电压偏置漏极端。
133.步骤1105包括执行编程操作的编程阶段1408(图14)，该编程阶段包括将编程脉冲施加到选定字线。编程脉冲可以具有初始通过电压vpass，然后具有峰值电平vpgm。
134.步骤1106包括执行编程操作的验证阶段1409(图14)，该验证阶段包括将验证信号1406施加到选定字线并且在验证信号的不同验证电压期间感测选定存储器单元。例如，验证信号可以与图12、图13a和图13b一致。
135.决定步骤1107确定在编程操作中是否存在下一个编程循环。如果决定步骤为真，则在步骤1101处开始下一个编程循环。如果决定步骤为假，则在步骤1108处完成编程操作。
136.图12示出了具有每单元三位和八个数据状态的一组存储器单元的示例性vth分布。纵轴描绘了对数刻度上的存储器单元的数量，并且横轴描绘了线性刻度上的存储器单元的vth。本文提供的技术可以与单级单元和多级单元两者一起使用。
137.每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除(er)状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位的存储器设备中，存在四种数据状态，包括擦除状态和三种编程数据状态，该三种编程数据状态被称为a数据状态、b数据状态和c数据状态。在每单元三位的存储器设备中，存在八种数据状态，包括擦除状态和七种编程数据状态，该七种编程数据状态是指a、b、c、d、e、f和g数据状态。在每单元四位的存储器设备中，存在十六种数据状态，包括擦除状态s0和十五种编程数据状态s1-s15。每个数据状态可以由存储器单元中的一系列阈值电压(vth)表示。
138.在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可以涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态(打开)还是非导电状态(关闭)。如果单元处于非导电状态，则存储器单元的vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。此外，在读取操作期间，未选定字线的电压斜升到读取通过电平或导通电平，该读取通过电平或导通电平足够高以至将未选定存储器单元置于强导电状态以避免干扰选定存储器单元的感测。正被编程或读取的字线被称为选定字线wln。
139.在一种方法中，在编程操作开始时，存储器单元最初都处于擦除(er)状态，如vth分布1200所示。在成功完成编程操作之后，分配给a-g状态的存储器单元由vth分布1201-1207表示，其分别具有相关联的验证电压vva-vvg。读取电压vra-vrg可以用于在读取操作中读取存储器单元的状态。
140.在擦除操作中，数据存储器单元从编程数据状态的vth分布(例如，状态a-g)转变到擦除状态。擦除操作包括擦除阶段，其中存储器单元被偏置以进行擦除，然后进行擦除-验证测试。擦除-验证测试可使用施加到字线的擦除验证电压vver。
141.在该八状态示例中，er-g状态是所分配的数据状态的示例，并且a-g状态是编程数据状态的示例。
142.图13a示出了与图11一致的编程操作中使用的示例性电压信号。电压信号1300包括施加到被选择用于编程的字线的一组编程脉冲，其包括初始编程脉冲1301。该初始编程
脉冲具有电压vpgm_init，并且dvpgm表示连续编程脉冲之间的步长。作为示例，使用具有十五个编程循环的单个编程通过。随着编程操作的进行，每个编程循环中的验证信号(包括示例性验证信号1302)可包括较低分配数据状态，然后是中间分配数据状态，并且然后是较高分配数据状态，如图13b所示。还参见图14的信号，例如编程循环的细节。
143.示例验证信号描绘了三个验证电压作为简化。验证信号在编程循环期间在将编程脉冲施加到选定字线之后施加到选定字线。在验证测试中施加验证信号期间感测存储器单元以判断其编程进度。验证信号包括用于判断存储器单元是否已完成编程为分配数据状态的一个或多个电压。相对于验证电压感测vth的结果可以用于抑制存储器单元的进一步编程。
144.可以将被编程或读取的数据布置成页面。例如，在每单元两位的情况下，两页数据可以存储在连接到字线的存储器单元中。可以通过分别使用vra和vrc；和vrb的读取电压读取存储器单元来确定下页和上页的数据。
145.在每单元三位的情况下，三页数据可以存储在连接到字线的存储器单元中。可以分别通过使用vra和vre；vrb；以及vrc和vrg的读取电压读取存储器单元来确定下页、中页和上页的数据。
146.图13b示出了在图13a的不同编程循环中使用的验证电压的示例。水平条与图13a的编程循环轴线时间对准。条在一些编程循环中重叠，从而指示可以对编程循环中的多个数据状态执行验证操作。在八个数据状态的情况下，条指示将对于a、b、c、d、e、f和g状态的验证电压分别施加到编程循环1-4、3-6、5-8、7-10、9-12、11-14和12-15。
147.在一种方法中，在编程操作之前预先确定执行验证测试的编程循环。在另一种方法中，执行验证测试的编程循环随着编程进度而自适应地确定。例如，在a状态存储器单元的指定部分已通过其验证测试之后，b状态验证测试可以在下一编程循环中开始。
148.图14示出了用于执行与图11和图13a一致的编程操作的示例性电压信号。垂直维度表示电压，并且水平维度以时间点t0-tl2表示时间。所描绘的时间段对应于一个编程循环，并且包括预充电阶段1407(t0-t2)、编程阶段1408(t2-t8)和验证阶段1409(t9-tl2)。电压信号1400、1410、1420、1430、1440和1450分别示出vwln、vwl_unsel、vsgd、vsgs、vbl和vsl/vp-well。vwl_unsel可以包括数据字线和虚设字线。
149.如所提及的，预充电阶段用于使用诸如图10所描绘的各种过程对nand串的沟道进行充电。vwln是施加到选定字线的电压。在预充电阶段，针对vwln示出了三个电压。曲线1401示出了正电压诸如1v至2v，曲线1402示出了0v，并且曲线1403示出了负电压诸如-1v至-2v。曲线1403a示出了用于图10中的预充电过程d的选项。
150.在编程阶段中，vwln在t3处从0v(曲线1402a)增大到通过电压vpass(曲线1404)，并且然后在t5处增大到峰值电平vpgm(曲线1405)。然后，vwln在验证阶段1409之前在t6处下降回到0v。在验证阶段中，将验证信号1406施加到选定字线，并且在验证信号的不同验证电压期间感测选定存储器单元。在该示例中，验证电压是与图13b中的编程循环12一致的vve、vvf和vvg。
151.vwl unsel表示施加到未选定字线的电压。在一些情况下，可以将不同的电压施加到不同组的未选定字线。曲线1411示出了正电压诸如1v至2v，曲线1412示出了0v，并且曲线1413示出了负电压诸如-1至-2v。在编程阶段中，vwl_unsel从0v(曲线1412a)增大到vpass
(曲线1414)，然后在验证阶段1409结束时在tl2处下降回到0v。曲线1413a示出了用于图10中的预充电过程d的选项。
152.vsgd表示经由sgd控制线施加到sgd晶体管(也称为漏极侧选择栅极晶体管)的电压。曲线1421示出了针对块中的所有sgd晶体管的正电压诸如4v至6v。这允许vbl传递到沟道。对于选定nand串的sgd晶体管，曲线1422示出了在编程阶段期间的vsgd_sel，例如2.5v。vsgd_sel足够高以为选定nand串提供处于导电状态的相关联的sgd晶体管，该相关联的sgd晶体管接收vbl_en＝0v的编程-使能电压。对于未选定nand串的sgd晶体管，曲线1423示出了在编程阶段期间的vsgd_unsel，例如0v。这为未选定nand串提供处于非导电状态的相关联的sgd晶体管。这允许当vwln和vwl_unsel从0v斜升到vpass时通过电容耦合来升压相关联的沟道。这是对从预充电阶段升压的补充。曲线1424示出了在验证阶段期间在升高的电平处的vsgd_sel，诸如4v至6v，以允许在相关联的nand串中发生感测。曲线1425示出了在验证阶段期间0v处的vsgd_unsel，因为在相关联的nand串中不发生感测。
153.vsgs表示经由sgs控制线施加到sgs晶体管(也称为源极侧选择栅极晶体管)的电压。在一种方法中，块中的所有sgs晶体管被连接并接收同一电压。在预充电阶段，曲线1431示出了块中的所有sgs晶体管的正电压诸如4v至6v。这允许vsl或vp-well传递到沟道，诸如用于源极侧电子型预充电。曲线1432示出了0v，并且曲线1433示出了负电压诸如-1v至-2v。这些值适合于源极侧空穴型预充电。曲线1433a示出了用于图10中的预充电过程d的选项。
154.曲线1434示出了在编程阶段期间vsgs＝0v。曲线1435示出了在验证阶段期间在升高的电平处的vsgd诸如4v至6v，以允许在选定nand串中发生感测。
155.vbl表示位线电压，其可以针对选定nand串和未选定nand串单独设置。在预充电阶段，曲线1441示出了当使用漏极侧电子型预充电时针对选定nand串的正预充电电压vbl_pc，诸如2v。曲线1443示出了针对连接到未选定nand串的位线的0v。在编程阶段，曲线1442示出了例如针对未选定nand串的编程-抑制电压vbl_inh＝1.5v，并且曲线1443示出了例如针对选定nand串的编程-使能电压vbl_en＝0v。曲线1444示出例如验证阶段期间的vbl＝0.5v。
156.vsl表示源极线电压，并且vp-well表示p阱电压。一般来讲，vsl的量值将与vp-well相似，以防止基板中的泄漏。在从t0-t1的第一时间段内的预充电阶段，曲线1451示出了正预充电电压诸如2v。在一个选项中，由曲线1452示出，vsl/vp-well在第一时间段结束时在tl处降低回到0v(曲线1456)。在另一个选项中，与图10中的预充电过程d一致，由曲线1453示出，vsl/vp-well在从tl-t2的第二时间段内保持在正电压，并且在第二时间段结束时在t2处降低回到0v。在编程阶段，曲线1454示出了处于正电压的vsl/vp-well，以有助于将sgs晶体管维持在非导电状态。曲线1455示出了在验证阶段期间也处于正电平的vsl/vp-well。
157.对于来自漏极侧的电子型预充电(图10中的过程a)，针对字线的至少漏极侧子集1600(图16)的vbl、vsgd和vwl_unsel是正的，分别与曲线1401、1421和1411一致。
158.对于来自源极侧的电子型预充电(图10中的过程b)，针对字线的至少源极侧子集1620(图16)的vsl/vp-well、vsgs和vwl_unsel是正的，分别与曲线1451/1452、1431和1411一致。
159.对于来自源极侧的空穴型预充电(图10中的过程c)，vsl/vp-well是正的(例如，与
曲线1451一致)，并且针对字线的至少源极侧子集1620(图16)的vsgs和vwl_unsel是0v(例如，分别与曲线1432和1412一致)或《0v(例如，分别与曲线1433和1413一致)。一般来讲，vwl/vp-well比针对字线的至少子集1620的vsgs和vwl_unsel大，例如大约1v至4v，使得相关联的sgs晶体管和存储器单元的源极-控制栅极电压是正的。当vsgs和vwl_unsel尽可能低时，空穴型预充电更大。在一些存储器设备中，0v是可以施加到vsgs和vwl_unsel的最低电压。在其他存储器设备中，如果可用于vsgs和vwl_unsel，则应使用负电压诸如-1v至-2v，以使空穴型预充电的效率最大化。
160.对于图10中的过程d，过程b在t0-t1处执行，与曲线1451/1452、1431和1411一致，然后是tl-t2处的过程c。对于过程c，曲线1453指示vsl/vp-well如何保持在正电压。曲线1402a和1403a指示vwl_sel可如何分别保持在0v或保持《0v。曲线1412a和1413a指示vwl_unsel可如何分别保持在0v或保持《0v。曲线1434和1433a指示vsgs可如何分别保持在0v或保持《0v。
161.对于图10中的过程e，如上所述的包括偏置字线的漏极侧子集1600的过程a可以与如上所述的包括偏置字线的源极侧子集1620的过程c一起使用。
162.示出的电压是示例。
163.图15示出了随着图14中的电子型预充电时间段t0-tl和空穴型预充电时间段tl-t2而变化的擦除状态存储器单元的作为编程干扰的量度的vth的曲线图。vth表示vth分布的上尾部，并且较低值表示由于更好沟道升压而导致的较低编程干扰。
164.如所讨论的，在预充电过程d中，来自源极侧的电子型预充电之后进行来自源极侧的空穴型预充电。曲线1500a和1500b分别表示当电子型预充电时间段t0-tl相对短或长时的vth。如预期的，当时间段t0-tl增大时，vth降低。曲线1510a和1510b分别表示当空穴型预充电时间段tl-t2相对短或长时的vth。如预期的，当时间段tl-t2增大时，vth降低。
165.曲线表示当选定字线wln更靠近块中的最后的编程字线时，空穴型预充电比电子型预充电更有效。因此，利用空穴型预充电的第二时间段(tl-t2)与利用电子型预充电的第一时间段(t0-tl)的比率可以被调整以优化沟道升压。例如，该比率可以是选定字线wln在多个字线中的位置的函数。在一种方法中，当wln更靠近块中的最后的编程字线时，比率更大。当存在底部到顶部字线编程顺序时，块中的最后的编程字线可以是最顶部的字线，或者当存在顶部到底部字线编程顺序时，块中的最后的编程字线可以是最底部的字线。
166.可以基于编程干扰(pd)的风险来调整比率。当编程干扰的风险更大时，该比率可以更大。在一种方法中，控制电路被配置为确定编程操作中的编程干扰的风险，并且在编程干扰的风险相对大时增大比率。例如，如所提及，wln的位置指示编程干扰的风险。用于增大的编程干扰的其他风险因素可以包括较高温度和较高数量的用于块的编程-擦除周期。控制电路可以被配置为确定编程操作中的编程干扰的风险，并且在编程干扰的风险相对大时，调整其中空穴在nand串的源极端处注入沟道中相对长的时间段。
167.图16示出了连接到图7a的nand串700n中的存储器单元的字线的子集的图示。字线在字线的源极侧子集1620中的wl0-wl19、字线的中间子集1610中的wl20-wl75以及字线的漏极侧子集1600中的wl76-wl95的范围内。字线的源极侧子集和字线的漏极侧子集可以各自包括例如块中的数据字线总数的约5％-20％或最多至50％。如上所述，当利用预充电过程对nand串的源极端进行预充电时，对于该过程，可能足以偏置字线的源极侧子集，但不足
以偏置字线的中间子集或漏极侧子集。类似地，当利用预充电过程对nand串的漏极端进行预充电时，对于该过程，可能足以偏置字线的漏极侧子集，但不足以偏置字线的中间子集或源极侧子集。例如，与图10中的过程e一致的不同预充电过程可以通过不同地偏置字线的源极侧子集和漏极侧子集同时在源极端和漏极端处使用。
168.多个字线的源极侧子集包括从多个字线的源极侧字线(wl0)到多个字线中的选定字线(wln)的源极侧相邻字线(wln-1)的范围内的连续字线(wlo-wln-1)，并且多个字线的漏极侧子集包括从漏极侧字线(wl95)到选定字线(wln)的范围内的连续字线(wl95-wln)。
169.因此，可以看出，在一个具体实施中，一种装置包括：nand串，该nand串在间隔开的导电层的堆叠中垂直延伸，该nand串包括源极端和漏极端，该nand串包括沟道、多个存储器单元和源极端处的源极侧选择栅极晶体管，并且间隔开的导电层包括连接到多个存储器单元的多个字线和连接到源极侧选择栅极晶体管的源极侧选择栅极控制线；基板，该基板包括与nand串的源极端接触的p阱、p阱中的n型触点和p阱中的p 触点；和控制电路。该控制电路被配置为在编程操作中对沟道进行预充电，其中为了对沟道进行预充电，该控制电路被配置为在nand串的源极端处将空穴注入沟道中，在nand串的源极端处将空穴注入沟道中包括同时地以不超过0v的相应电压偏置源极侧选择栅极控制线，以相应正电压偏置n型触点并且以相应正电压偏置p 触点。
170.在另一个具体实施中，一种方法包括：在编程操作的编程循环的预充电阶段，对块中的nand串的沟道进行预充电，每个nand串的沟道在nand串的源极端处的源极侧选择栅极晶体管与nand串的漏极端处的漏极侧选择栅极晶体管之间延伸，nand串的源极端连接到基板，nand串连接到多个字线，并且沟道的预充电包括在nand串的源极端处将空穴从基板注入沟道中；以及在沟道的预充电之后，将编程脉冲施加到多个字线中的选定字线。
171.在另一个具体实施中，一种装置包括：基板；存储器单元块，该存储器单元块在nand串中布置在基板上，每个nand串包括nand串的源极端处的源极侧选择栅极晶体管、nand串的漏极端处的漏极侧选择栅极晶体管、源极端与漏极端之间的存储器单元以及从源极端延伸到漏极端的沟道，其中nand串的源极端连接到基板，nand串从基板向上延伸，并且存储器单元连接到多个字线；和控制电路。该控制电路被配置为在编程操作中在将编程电压施加到多个字线中的选定字线之前对沟道进行预充电，其中为了对沟道进行预充电，该控制电路被配置为将相应电压信号施加到基板、源极侧选择栅极晶体管和多个字线持续第一时间段(t0-tl)，相应电压信号最初具有相应正电压，在该第一时间段之后，在第二时间段(tl-t2)内，针对源极侧选择栅极晶体管和多个字线的相应电压信号在基板的相应电压信号保持在其相应正电平的同时减小。
172.已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。