一种基于拍卖算法数据融合算法中替换过程的协处理器及自定义指令设计方法

1.本发明涉及计算机算法技术领域，尤其涉及一种基于拍卖算法数据融合算法中替换过程的协处理器及自定义指令设计方法。


背景技术：

2.基于拍卖算法的数据融合算法广泛应用于雷达目标跟踪、目标火力分配、无人机群指挥等多目标分配领域，该算法具有目标对象多、计算环节少、去中心化、实施性好等特点。
3.基于拍卖算法的数据融合算法流程上可以分为三部分，第一部分的输入为两组三维欧氏坐标，记为集合j、k。第一部分用于计算j和k中任意两点间的距离。第二部分用于筛选出有效坐标，其将所有的距离结果与一阈值进行比较，当某一距离值小于阈值时记录这个距离对应在j和k中的序号。若j 和k中某个序号只出现一次且这两个序号间的距离小于阈值则代表这两个点一对一匹配，若某个序号出现多次，则代表这个序号与多个坐标都有关联，并将这些序号重排列。第三步就将j和k中重排列的等待拍卖的序号进行拍卖操作，其中j中序号作为竞拍者，k中序号作为被拍卖对象，j中每个拍卖者的价格就是j与k之间的欧式距离。一次对每个物品进行拍卖，每个竞拍者的利润就是当前价格减去当前竞拍价格，利润最小的j中的序号就相匹配。同时每个j中序号只能匹配一个k的序号，每次匹配后都要检索之前的匹配结果，若有重复的j或k中的序号则将另一个k或j对应的序号取回重新拍卖。拍卖结束后第二步和第三步的匹配结果整合到一起就是最终的匹配结果。
4.当前的问题在于现有的该算法采用单核处理器作为运算平台，而处理器在运算拍卖算法中的替换环节时每次替换都要通过总线从存储中读取，而每次总线读取都要经历取值、译码、执行、外设应答、存储到内存等操作，并且程序只能顺序执行，无法找到其并行性，极大的降低了算法的性能，从而影响其实时性。
5.针对现有技术的缺点，本发明提出了以下的解决方案：
6.1.设计针对于该算法中的替换模块的协处理器电路，并利用双口ram的特性设计一种独特的总线外设与协处理器的数据交互方式，最大化计算效率。
7.2.利用开源处理器rocketchip其自带的rocc接口，通过自定义指令来控制协处理器的行为，实现协处理器与主处理器的交互。


技术实现要素：

8.(一)要解决的技术问题
9.解决现有的该算法采用单核处理器作为运算平台，而处理器在运算拍卖算法中的替换环节时每次替换都要通过总线从存储中读取，而每次总线读取都要经历取值、译码、执行、外设应答、存储到内存等操作，并且程序只能顺序执行，无法找到其并行性，极大的降低了算法的性能，从而影响其实时性的问题，提供了一种基于拍卖算法数据融合算法中替换
过程的协处理器及自定义指令设计方法。
10.(二)技术方案
11.一种基于拍卖算法数据融合算法中替换过程的协处理器，包括有协处理器，协处理器电路内部包含控制逻辑与计算单元，控制逻辑单元用于控制整个计算单元的数据流控制和与存储缓存的数据读写，计算单元负责计算由自定义指令中传来的一对数据、分别从两个存储缓存中读出的数值进行比较是否相同，并将比较结果发送给控制逻辑。
12.作为优选的技术方案，包括以下步骤：
13.s1、主处理器向协处理器模块发送自定义指令后，协处理器将主处理器的指令中对应的新的一对序号保存在寄存器中；
14.s2、控制逻辑从第零个数开始从两个存储缓存中读取并保存一对序号，并将这一对序号与寄存器中的序号进行比较，同时下个周期控制逻辑取下一组序号继续进行比较；
15.s3、若哪一组序号中与寄存器中的序号相同时，如果是k组中的序号，那么就把j组中的序号在存储中替换，并通过rocc接口将被替换的序号返回给主处理器重新拍卖；如果是j组中的序号时那就直接把k组中的序号替换，不将被替换的序号返回主处理器。若存储缓存中的所有组数都比较完成且没有相同的，则将寄存器中的这组序号存入存储缓存同时将记录缓存中组数的寄存器值加一。
16.(三)有益效果
17.本发明的有益效果在于：
18.1、运算步骤重复且有规律的算法，采用有限状态机实现相比于处理器实现省去了大量的时间，同时通过合理的设计，将每组数的两次取数和比较同步进行，在算法层面进行了优化，提升了一倍的效率。
19.2、利用双口缓存的特点，达成外设与协处理器直接的交互方式，而不是通过rocc接口访问片上存储，这样免去了主处理器搬运数据的过程，同时也让协处理器能够同时访问两个数而不是rocc接口中的一个数。
20.3、设计针算法中的替换模块的协处理器电路，并利用双口ram的特性设计一种独特的总线外设与协处理器的数据交互方式，最大化计算效率。
21.4、利用开源处理器rocketchip其自带的rocc接口，通过自定义指令来控制协处理器的行为，实现协处理器与主处理器的交互。
附图说明
22.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1为协处理器、处理器、双口存储外设的示意图；
24.图2为协处理器模块内部电路图；
具体实施方式
25.结合附图对本发明一种基于拍卖算法数据融合算法中替换过程的协处理器及自
定义指令设计方法，做进一步说明，下面结合实施例对本发明作进一步详述：
26.一种基于拍卖算法数据融合算法中替换过程的协处理器，包括有协处理器，协处理器电路内部包含控制逻辑与计算单元，控制逻辑单元用于控制整个计算单元的数据流控制和与存储缓存的数据读写，计算单元负责计算由自定义指令中传来的一对数据、分别从两个存储缓存中读出的数值进行比较是否相同，并将比较结果发送给控制逻辑。
27.进一步的，包括以下步骤：
28.s1、主处理器向协处理器模块发送自定义指令后，协处理器将主处理器的指令中对应的新的一对序号保存在寄存器中；
29.s2、控制逻辑从第零个数开始从两个存储缓存中读取并保存一对序号，并将这一对序号与寄存器中的序号进行比较，同时下个周期控制逻辑取下一组序号继续进行比较；
30.s3、若哪一组序号中与寄存器中的序号相同时，如果是k组中的序号，那么就把j组中的序号在存储中替换，并通过rocc接口将被替换的序号返回给主处理器重新拍卖；如果是j组中的序号时那就直接把k组中的序号替换，不将被替换的序号返回主处理器。若存储缓存中的所有组数都比较完成且没有相同的，则将寄存器中的这组序号存入存储缓存同时将记录缓存中组数的寄存器值加一。
31.工作原理：如图1所示，该协处理器与外设双口缓存及主处理器的耦合方式为主处理器与协处理器通过rocketchip的协处理器接口rocc接口连接，双口存储中的a口与tilelink总线连接，双口存储的b口与协处理器直接耦合。
32.表1为rocketchip自定义指令的格式，其操作码为custom0，功能码为 7’b0000000,源寄存器rs1和rs2、目的寄存器rd都为有效。
33.表2代表源寄存器rs1和rs2、目的寄存器rd的格式，其中每个寄存器的高32位都为0，低32位分别代表特定的序号。
34.如图2所示，该协处理器内部电路图包含控制逻辑、地址生成逻辑、j 序列比较逻辑、k序列比较逻辑。当处理器向协处理器发送序号替换指令后，控制逻辑会将指令中源寄存器里的值存入j序号寄存器和k序号寄存器中，同时开始向地址生成逻辑中发送控制信号，从零开始遍历所有的存入双口缓存的数据。每个周期控制逻辑向两个双口缓存发送一个地址，下一周期得到两个序号数据返回。将这两个序号数据分别存入存储器1序号寄存器和存储器2序号寄存器，并分别与j序号寄存器和k序号寄存器中的值比较，比较的结果如果k寄存器中的值一样，下个周期就将j寄存器中的值写回该地址对应的存储器1中，并通过rocc接口的core resp信号通知处理器，并将存储器j中的值写回处理器；若j序号寄存器中的值相同，则下个周期控制寄存器将k寄存器中的值写回存储器2对应的地址中，再通过core resp通知处理器，并将数值-1写回处理器。若遍历完存储器中所有的数没有找到匹配的值那控制逻辑将组数寄存器的值加一并用该地址将j、k寄存器中的数分别写进存储器1和存储器2中，再通过core resp通知处理器，并将数字-1送回处理器。
35.表1为自定义指令的编码格式
[0036][0037]
表2为源寄存器与目的寄存器的内容
[0038][0039][0040]
上面的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的构思和范围进行限定，在不脱离本发明设计构思的前提下，本领域普通人员对本发明的技术方案做出的各种变型和改进，均应落入到本发明的保护范围，本发明请求保护的技术内容，已经全部记载在权利要求书中。