FPGA电路TILE层级连接检查方法、装置、电子设备及存储介质与流程

技术特征：
1.一种fpga电路tile层级连接检查方法，其特征在于，包括如下步骤：获取tile层级tile bma模型中各功能模块及cram单元之间的连接关系，根据该连接关系，生成第一连接检查断言文件；获取tile层级tile netlist网表中各功能模块及cram单元之间的连接关系，根据该连接关系，生成第二连接检查断言文件；利用所述第一连接检查断言文件先后检查所述tile bma模型与所述tile netlist网表的连接是否正确，利用所述第二连接检查断言文件先后检查所述tile netlist网表与所述tile bma模型的是否正确。2.根据权利要求1所述的fpga电路tile层级连接检查方法，其特征在于，所述获取tile层级tile bma模型中各功能模块及cram单元之间的连接关系，包括：获取tile层级tile bma模型中各功能模块及cram单元的端口连接的线名，根据所述端口连接线名获取各功能模块及cram单元之间的连接关系。3.根据权利要求1所述的fpga电路tile层级连接检查方法，其特征在于，根据所述端口连接线名获取各功能模块及cram单元之间的连接关系，包括：若两个功能模块的的端口连接线名一致，则该两个功能模块相连接，以此获取各功能模块及cram单元之间的连接关系。4.根据权利要求3所述的fpga电路tile层级连接检查方法，其特征在于，根据所述端口连接线名获取各功能模块及cram单元之间的连接关系，还包括：若一个功能模块与一个cram单元的端口连接线名一致，则该功能模块与该cram单元连接，以此获取各功能模块及cram单元之间的连接关系。5.根据权利要求1所述的fpga电路tile层级连接检查方法，其特征在于，在利用所述第一连接检查断言文件先后检查所述tile bma模型与所述tile netlist网表的连接是否正确之前，还包括，若所述tile bma模型与所述tile netlist网表中相同功能模块或者相同cram单元的例化名不一致，则使所述tile bma模型与所述tile netlist网表中相同功能模块或者相同cram单元的例化名一致。6.根据权利要求5所述的fpga电路tile层级连接检查方法，其特征在于，使所述tile bma模型与所述tile netlist网表中相同功能模块或者相同cram单元的例化名一致，包括：分别从所述tile bma模型、tile netlist网表中提取模块名及其实例化名，将所述tile netlist网表中与所述tile bma模型相同的模块名，对应的实例化名修改为与tile bma模型中该模块名的实例化名一致。7.根据权利要求5所述的fpga电路tile层级连接检查方法，其特征在于，使所述tile bma模型与所述tile netlist网表中相同功能模块或者相同cram单元的例化名一致，包括：分别从所述tile bma模型、tile netlist网表中提取模块名及其实例化名，将所述tile bma模型中与所述tile netlist网表相同的模块名，对应的实例化名修改为与tile netlist网表中该模块名的实例化名一致。8.一种fpga电路tile层级连接检查装置，其特征在于，包括第一断言文件生成模块、第二断言文件生成模块及连接检查模块；所述第一断言文件生成模块，用于获取tile层级tile bma模型中各功能模块及cram单元之间的连接关系，根据该连接关系，生成第一连接检查断言文件；
所述第二断言文件生成模块，用于获取tile层级tile netlist网表中各功能模块及cram单元之间的连接关系，根据该连接关系，生成第二连接检查断言文件；所述连接检查模块，用于利用所述第一连接检查断言文件先后检查所述tile bma模型与所述tile netlist网表的连接是否正确，利用所述第二连接检查断言文件先后所述tile netlist网表与所述tile bma模型的是否正确。9.一种电子设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至7任一项所述的fpga电路tile层级连接检查方法。10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述的fpga电路tile层级连接检查方法。

技术总结
本发明提供了一种FPGA电路TILE层级连接检查方法、装置、电子设备及计算机可读存储介质。本发明提供的FPGA电路TILE层级连接检查方法，包括：获取TILE层级TILE BMA模型中各功能模块及CRAM单元之间的连接关系，根据该连接关系，生成第一连接检查断言文件；获取TILE层级TILE NETLIST网表中各功能模块及CRAM单元之间的连接关系，根据该连接关系，生成第二连接检查断言文件；利用所述第一连接检查断言文件先后检查所述TILE BMA模型与所述TILE NETLIST网表的连接是否正确，利用所述第二连接检查断言文件先后检查所述TILE NETLIST网表与所述TILE BMA模型的是否正确。本发明的FPGA电路TILE层级连接检查方法，提高了TILE层级验证效率。级验证效率。级验证效率。


技术研发人员：陈逸韬 张勇 温长清
受保护的技术使用者：深圳市紫光同创电子有限公司
技术研发日：2022.02.28
技术公布日：2022/7/1