用于处理有序事务的装置和方法与流程

用于处理有序事务的装置和方法


背景技术：

1.本技术涉及用于处理有序事务的装置和方法。
2.互连器可用于提供装置内的多个元件之间的连接。这些元件中的一些元件可以是用于发布事务的请求器元件，而其他元件可以是用于处理这些事务的完成器元件。
3.在一些情况下，由特定请求器元件发布的事务的序列需要按顺序处理，此类事务在本文中被称为有序事务。互连器可以被布置成在每个请求器元件与每个完成器元件之间提供通信信道，但确定是否对特定通信信道进行任何排序约束通常是互连器设计者的事情。在硬件成本和总体系统性能方面，向所有信道添加排序约束通常是昂贵的，因此仅在认为有必要的情况下才倾向于添加有序信道。如果在特定请求器元件与特定完成器元件之间提供有序信道，则可以采用有效的排序流程以处理通过该有序通信信道进行路由的一连串有序事务。然而，如果有序通信信道不可用，则需要部署不太有效的排序流程，以便确保有序事务事实上按顺序进行处理。
4.然而，在通常情况下，在发布有序事务的序列中的特定事务时，请求器元件不了解哪个完成器元件将处理该事务，以及在请求器元件与该完成器元件之间的互连器中是否存在有序信道。因此，在通常情况下，请求器元件在处理有序事务时采用不太有效的排序流程，以便确保满足排序约束，因此当实际上在请求器元件与完成器元件之间存在有序信道时可实现的潜在性能益处未能被实现。
5.因此，期望提供一种能够改善对有序事务的处理的技术。


技术实现要素：

6.在一个示例性布置中，提供了一种装置，该装置包括：多个完成器元件，该多个完成器元件用于处理事务；请求器元件，该请求器元件用于发布有序事务的序列；和互连器，该互连器针对每个完成器元件提供在该完成器元件与请求器元件之间的通信信道，以用于在该完成器元件与请求器元件之间传输信号；其中：正在处理序列中的给定事务的给定完成器元件被布置成通过其相关联的通信信道向请求器元件发布响应信号，该响应信号包括有序信道指示以识别相关联的通信信道是否具有有序信道属性，其中有序信道属性保证对由请求器元件通过相关联的通信信道以给定顺序发布的事务的处理将由给定完成器元件以相同给定顺序完成；并且请求器元件响应于有序信道指示，以控制来自请求器元件的至少一个信号的发布的定时，该至少一个信号与序列中的给定事务之后的一个或多个事务相关。
7.在另一个示例性布置中，提供了一种处理有序事务的方法，该方法包括：采用多个完成器元件以处理事务；采用请求器元件以发布有序事务的序列；以及针对每个完成器元件提供在该完成器元件与请求器元件之间的通信信道，以用于在该完成器元件与请求器元件之间传输信号；使得正在处理序列中的给定事务的给定完成器元件通过其相关联的通信信道向请求器元件发布响应信号，该响应信号包括有序信道指示以识别相关联的通信信道是否具有有序信道属性，其中有序信道属性保证对由请求器元件通过相关联的通信信道以
给定顺序发布的事务的处理将由给定完成器元件以相同给定顺序完成；并且将请求器元件布置成响应于有序信道指示，以控制来自请求器元件的至少一个信号的发布的定时，该至少一个信号与序列中的给定事务之后的一个或多个事务相关。
8.在又一个示例性布置中，提供了一种装置，该装置包括：多个完成器元件装置，该多个完成器元件装置用于处理事务；请求器元件装置，该请求器元件装置用于发布有序事务的序列；和互连器装置，该互连器装置用于针对每个完成器元件装置提供在该完成器元件装置与请求器元件装置之间的通信信道，以用于在该完成器元件装置与请求器元件装置之间传输信号；其中：正在处理序列中的给定事务的给定完成器元件装置被布置成通过其相关联的通信信道向请求器元件装置发布响应信号，该响应信号包括有序信道指示以识别相关联的通信信道是否具有有序信道属性，其中有序信道属性保证对由请求器元件装置通过相关联的通信信道以给定顺序发布的事务的处理将由给定完成器元件装置以相同给定顺序完成；并且请求器元件装置用于响应于有序信道指示来控制来自请求器元件装置的至少一个信号的发布的定时，该至少一个信号与序列中的给定事务之后的一个或多个事务相关。
附图说明
9.将参考如附图所示的本技术的示例，仅以例示的方式进一步描述本技术，其中：
10.图1是根据一个示例性实施方式的装置的框图；
11.图2是示出根据另一个示例性实施方式的装置的框图；
12.图3是示出可以在一个示例性实施方式中采用的写入流流程的时序图；
13.图4是示出在完成器元件不是序列化点的情况下，当采用写入流流程时可能出现的一些低效率的时序图；
14.图5是示出写入隧道流程的时序图，可以采用该写入隧道流程以便在完成器元件不是序列化点，但在请求器元件与完成器元件之间存在有序信道时，改善处理一连串有序写入事务的效率；
15.图6是示出如何在一个示例性实施方式中使用由完成器元件提供的有序信道指示，以在写入流流程和写入隧道流程之间实现动态切换的流程图；
16.图7a至图7d示出了当采用图3至图6的技术时，可以支撑在图2的装置内的特定示例性用例；
17.图8是示出当不采用本文所述的技术时，通常会如何处理涉及相同地址的多个事务的时序图；
18.图9是示出当处理涉及相同地址的多个事务时，可以通过采用本文所述的技术来实现的性能改善的等效时序图；并且
19.图10是示出根据一个示例性实施方式的为了有利于使用如图9所示的技术的请求器元件的操作的流程图。
具体实施方式
20.在许多互连器的设计中，存在在请求器元件与完成器元件之间进行重排序的事务的可能性，因为此类重排序可以有助于改善系统中的总体性能。然而，在一些情况下，请求
器元件可能需要发布有序事务的序列，并且在这种情况下，需要保证事务将以其发布的顺序进行处理。通常，在此类情况下，请求器元件需要采用关于事务的发布的排序流程，这确保仅在接收到针对较旧的事务的某种形式的确认之后，才能解封该有序事务。
21.然而，一些互连器设计可以使得能够在连接到互连器的请求器-完成器对中的至少一些请求器-完成器对之间提供有序信道。如果提供有序信道，则这保证对由请求器元件通过该信道以特定顺序发布的事务进行的处理将以相同顺序完成。
22.然而，通常在由请求器元件发布事务时，该请求器元件不了解哪个完成器元件将处理事务，因此不了解该完成器元件是否将是处理有序事务的序列中的先前有序事务的同一完成器元件。此外，由于互连器内的任何特定通信信道的排序特性取决于该互连器的微架构设计，因此请求器元件通常不会了解是否要使用有序信道。因此，尽管如果已知这些事务中的多个事务正在通过有序信道来靶向同一完成器元件，则可以采用针对有序事务的更有效的排序流程，但请求器元件通常无法确定这一点，因此通常采用标准、不太有效的排序流程。
23.尽管有可能在请求器元件内执行某些平台特定的编程，以寻求捕获关于与特定地址范围相关联的完成器元件的信息(以寻求使得请求器元件能够识别哪个完成器元件将处理特定事务)以及请求器元件与这些完成器元件之间是否存在有序信道的信息，但这需要在请求器元件内提供附加逻辑部件以维持和处理此类信息，并且使请求器元件设计与特定互连器设计相配合。通常，期望开发跨互连器的请求器元件设计，使得它们可以与多种不同的互连器设计一起使用。本文所述的技术使得能够开发此类跨互连器的请求器元件设计，同时在互连器内存在有序信道的情况下，仍然支持使用针对有序事务的有效的排序流程。
24.具体地，根据本文所述的技术，提供了具有多个完成器元件和一个或多个请求器元件的装置，该多个完成器元件用于处理事务，该一个或多个请求器元件发布事务。具体地，提供了可以发布有序事务的序列的请求器元件。该装置还提供互连器以将各个请求器元件和完成器元件连接在一起。互连器针对每个完成器元件提供在该完成器元件与请求器元件之间的通信信道，以用于在该完成器元件与请求器元件之间传输信号。
25.此外，正在处理有序事务的序列中的给定事务的给定完成器元件被布置成通过其相关联的通信信道向请求器元件发布响应信号，该响应信号包括有序信道指示以识别相关联的通信信道是否具有有序信道属性。在完成器元件接收到用于处理的事务时，它了解该事务源自哪个请求器元件，因此了解正在使用互连器内的哪个通信信道。然后可以向完成器元件提供关于通信信道是否为有序信道的信息(例如存储在完成器元件可访问的配置寄存器内)，并且据此可以适当地设定有序信道指示。
26.如果通信信道具有有序信道属性，则这保证对由请求器元件通过相关联的通信信道以给定顺序发布的事务的处理将由给定完成器元件以相同给定顺序完成。因此，请求器元件可以被布置成响应于有序信道指示，以控制来自请求器元件的至少一个信号的发布的定时，该至少一个信号与序列中的给定事务之后的一个或多个事务相关。因此，如果有序信道指示表示相关联的通信信道不是有序信道，则请求器元件可以采用标准排序流程，其中需要以便在解封随后的事务之前，接收针对较旧的事务的某种形式的确认。然而，如果有序信道指示表示通信信道是有序信道，则可以采用更优化的排序流程，从而与不存在有序信道的情况相比，允许更早发布与一个或多个后续事务相关的某些信号。
27.在一个示例性实施方式中，请求器元件被布置成根据有序信道指示，从多个信号定时方案中选择信号定时方案以用于序列中的给定事务之后的一个或多个事务。
28.此外，在一个示例性实施方式中，请求器元件被布置成当选择信号定时方案时，进一步考虑是否要由同一完成器元件处理给定事务和给定事务之后的一个或多个事务。因此，在有序事务中的多个有序事务正在靶向同一完成器元件，并且在请求器元件与该完成器元件之间存在有序信道的情况下，可以使用信号定时方案，该信号定时方案有利于这些事务的更优化的排序流程，从而导致装置的性能提高。
29.信号可以取决于实施方式而改变，该信号的由请求器元件进行的发布的定时取决于有序信道指示。然而，在一个示例性实施方式中，从请求器元件向完成器元件进行的释放指示信号的发布的定时取决于有序信道是否存在而改变。具体地，请求器元件可以被布置成当请求器元件确定由序列中的所有先前事务进行处理的数据可被观察到时，向处理事务的完成器元件发布释放指示信号，释放指示信号授权完成器元件使正在由事务进行处理的数据可用于其他请求器元件。当请求器元件了解互连器能够响应于为了访问数据而发布的后续请求(该后续请求例如由系统中的不同请求器元件产生)而使得由这些先前事务中的任一个事务进行处理的该数据可用时，该请求器元件将确定由序列中的所有先前事务进行处理的数据可被观察到。因此，释放指示信号是确保在由较早的事务处理的数据之前，由随后的事务处理的数据变得不可用的机制。
30.在此类系统中，该多个信号定时方案可以采用不同的标准来确定何时发布释放指示信号。因此，取决于有序信道指示是否表示出是否存在有序信道，可以改变用于评估何时发布释放指示信号的标准。
31.在一个示例性实施方式中，每个完成器元件被布置成当处理指定存储器地址的事务时，向请求器元件发布完成信号，以指示完成器元件已经采取足够的步骤来确保该事务所要求的操作的结果将被另外的请求器元件观察到，该另外的请求器元件向完成器元件发布指定该存储器地址的另外的事务。根据该多个信号定时方案中的第一信号定时方案，然后可以请求器元件被布置成当针对当前事务之前的序列中的所有先前事务，请求器元件已经接收到完成信号时，向处理当前事务的完成器元件发布释放指示信号。在一个示例性实施方式中，采用此类第一信号定时方案的排序流程可以被称为写入流流程。当靶向用作系统内的序列化点(pos)的完成器元件时，此类方法可以实现高性能，因为此类完成器元件可以直接发布完成信号而无需涉及完成器元件下游的任何元件(下游元件是比所考虑的完成器元件更靠近存储器的元件)。
32.然而，也可以支持替代信令定时方案。例如，在一个示例性实施方式中，每个完成器元件被布置成在处理事务时向请求器元件发布数据拉取信号，以触发请求器元件向完成器元件传输要由事务进行处理的数据项目。根据该多个信号定时方案中的第二信号定时方案，然后请求器元件被布置成当针对当前事务之前的序列中的所有先前事务，请求器元件已经接收到数据拉取信号时，向处理当前事务的完成器元件发布释放指示信号。因此，在该示例中，请求器元件不需要在发布释放指示信号之前等待接收关于先前事务的相关完成信号，而是可以对于先前事务，一旦已经接收到数据拉取信号时就发布释放指示信号。如果在请求器元件与完成器元件之间存在有序信道，则此类方法仅能保证事务的排序。然而，由于从完成器元件提供的有序信道指示可以提供此类信息，因此这使得在存在有序信道的某些
情况下，请求器元件能够切换以使用第二信号定时方案。在一个示例性实施方式中，采用此类第二信号定时方案的排序流程可以被称为写入隧道流程，并且在请求器元件与完成器元件之间存在有序信道的情况下，当使用单个目标完成器元件以处理一连串有序事务时，该排序流程可以用于改善性能。具体地，在完成器元件不是序列化点的情况下，这可以显著提高性能，因此在可以发布完成信号之前，完成器元件将需要执行与一个或多个其他元件的下游通信。
33.在一个示例性实施方式中，请求器元件被布置成当考虑将哪个信号定时方案用于当前事务时，检测何时已经针对当前事务和先前事务两者提供了提供有序信道指示的响应信号，并且从两个响应信号中提供的源指示字段确定是否已经由同一完成器元件发布了这些响应信号。当响应信号已经由同一完成器元件发布并且有序信道指示表示在请求器元件与同一完成器元件之间的相关联的通信信道中存在有序信道属性时，则可以采用第二信号定时方案，否则可以采用第一信号定时方案。已经发现，通过使得请求器元件能够根据有序信道是否用于一连串有序事务而在第一信号定时方案与第二信号定时方案之间动态地切换，此类方法可以显著提高性能。
34.提供有序信道指示的响应信号可以采取各种形式，但是在一个示例性实施方式中，数据拉取信号用作提供有序信道指示的响应信号。
35.在使用上述方法的一个示例性实施方式中，有序事务的序列包括有序写入事务的序列。无论写入事务是否由同一完成器元件处理，都可能需要对该写入事务进行排序，并且上述机制使得请求器元件能够通过允许在信号定时方案之间的动态切换来采用有效的排序流程，这取决于是否正在使用同一完成器元件以处理事务的多个事务，并且在该情况下取决于有序信道是否与该完成器元件共存。
36.然而，本文所述的技术不限于在以上场景中使用，并且存在其他情况，其中提供来自完成器元件的响应信号中的有序信道指示可以用于改善有序事务的排序流程，从而改善性能。
37.例如，在一个实施方式中，请求器元件可以了解：有序事务的序列(无论它们是有序写入事务还是有序读取事务)将由同一完成器元件处理。在这种情况下，请求器元件可以被布置成当考虑将哪个信号定时方案用于当前事务之后的序列中的每个后续事务时，检测何时已经针对当前事务提供了提供有序信道指示的响应信号，并且当有序信道指示表示在请求器元件与完成器元件之间的相关联的通信信道中存在有序信道属性时，一旦已经针对该后续事务之前的序列中的所有事务发布请求传输信号，就针对每个后续事务发布请求传输信号。否则，可以对针对每个后续事务的请求传输信号的发布的定时进行约束，直到已经针对后续事务之前的序列中的所有事务从完成器元件接收到预定信号。
38.因此，在存在有序信道的情况下，请求器元件可以向序列中的剩余有序事务中的每个有序事务连续发布请求，而无需在向序列中的下一个事务发布请求之前，等待针对序列中的所有先前事务从完成器元件接收预定信号。
39.在有序事务的序列包括有序写入事务的序列的情况下，预定信号可以是数据拉取信号，该数据拉取信号在处理事务时由完成器元件向请求器元件发布的，以触发请求器元件向完成器元件传输要由事务进行处理的数据项目。提供有序信道指示的响应信号可以采取各种形式，但是在一个示例中，针对当前事务的数据拉取信号可以用作该响应信号。
40.在有序事务的序列包括有序读取事务的序列的情况下，预定信号可以是在处理事务时，由完成器元件向请求器元件发布的读取接收信号，读取接收信号向请求器元件确认完成器元件已经接受了用于处理的读取事务。在此类实施方式中，针对当前事务的读取接收信号可以用作提供有序信道指示的响应信号。
41.请求器元件可以以多种方式了解有序事务的序列将由同一完成器元件处理，但是在一个特定实施方式中，请求器元件在事务中的每个事务均指定相同地址的情况下确定这一情况。
42.通信信道可以以多种方式构造，并且在一些实施方式中，可以在通信信道内提供多个不同层。例如，传送层(也被称为链路层)可以用于将事务从请求器元件路由到完成器元件，并且由互连器使用的协议可能不会对传送层本质上必须是有序的还是无序的进行限制。相反，这可能完全取决于由互连器设计者采取的微架构决策。类似地，可以提供负责完成针对事务的协议流程的协议层，并且互连协议可以使用基于重试的机制以用于请求器与完成器之间的资源分配。基于重试的机制可以例如导致当涉及到完成器跟踪器中的事务分配时，较新的事务领先于较旧的事务。在此类实施方式中，有序信道指示可以被布置成当通信信道的传送层和协议层两者均被约束以按顺序处理事务时，指示有序信道属性。因此，当两个层均被布置成使得它们被约束以按顺序处理事务时，则通信信道可以被视为具有有序信道属性。
43.现在将参考附图描述特定示例。
44.图1是根据一个示例性实施方式的装置的框图。该装置包括多个主设备10、20、30，该多个主设备经由互连器40耦接到多个从设备60、65、70。在元件70的示例中，这可以是下游网络，该下游网络本身提供与多个另外的从设备的连接。
45.在互连器40内，可以提供多个内部节点45、50、55，该等内部节点在本文中将被称为主节点。主节点被布置成接收由主设备发布的事务并处理这些事务，这可能导致与所连接的从设备的下游通信。当考虑由主设备10、20、30发布的事务时，主设备可被认为是请求器元件，并且主节点45、50、55可以被认为是完成器元件。在处理这些事务时，还可以在主节点下游向所连接的从设备发布另外的事务，并且对于这些事务，主节点45、50、55可以被认为是请求器元件并且从设备可以被认为是完成器元件。
46.尽管在图1中，每个主节点均连接到单个从设备或网络，但在一些实施方式中，多个主节点可以连接到同一从设备，或者一个主节点可以连接到多个从设备。
47.如图1所示，互连器40可以建立多个通信信道75，以用于将各个主设备10、20、30与主节点45、50、55互连。在一些实施方式中，互连器40还可以提供用于在主节点与各个从设备之间进行通信的通信信道。尽管在一些实施方式中，本文所述的技术可以与主节点与从设备之间的事务或主设备与主节点之间的事务中的任一者有关地被采用，但是对于以下讨论的目的，假设该等技术将关于在主设备与主节点之间发布的事务而被应用。
48.如图1所示，主设备可以具有多种不同类型。在所示示例中，假设主设备10、20是全一致性主设备(例如，中央处理单元(cpu))，其内部高速缓存与高速缓存分级结构的较低级别中的高速缓存保持一致，诸如例如可以驻留在互连器40内的系统高速缓存(为简单起见，这些高速缓存在图1中未示出)。为了维持该一致性，某些主节点45、50可以是包括一致性点的全一致性主节点，该一致性点通过窥探所需的全一致性主设备，整合事务的窥探响应，并
且向发出请求的全一致性主设备发送单个响应来管理一致性。此类主节点通常还将用作管理存储器请求之间的顺序的序列化点(pos)。
49.尽管该技术可以关于各种类型的互连器而被采用，但是对于以下讨论的目的，假设互连器使用由英国剑桥的arm有限公司(arm limited,cambridge,united kingdom)开发的高级微控制器总线架构(amba)，并且特别是使用amba 5chi(一致性集线器接口)架构规范。根据该规范，全一致性主设备被称为rn-f(全一致性请求节点)并且全一致性主节点被称为hn-f(全一致性主节点)。
50.然而，如图1所示，并非所有主设备或主节点均需要是全一致性的。例如，根据amba 5chi架构规范，可以提供输入/输出(i/o)一致性主设备30，此类i/o一致性主设备被称为rn-i(i/o一致性请求节点)。此类i/o一致性主设备30可以被布置成仅生成由互连协议定义的事务的子集，并且不需要窥视功能。
51.类似地，主节点55中的一个或多个主节点可以是非一致性主节点(在amba 5chi架构规范中被称为hn-i)。此类主节点可以被布置成处理由协议定义的事务的受限子集，不包括一致性点并且不能够处理可窥探的请求。
52.i/o一致性主设备30可用于将图1所示的装置耦接到上游网络或上游部件35。完全以具体示例的方式，i/o一致性主设备30可以提供用于将图1所示的装置连接到形成上游网络35的pcie网络(rn-i，其用作用于连接到pcie端点的桥接件)的接口。类似地，非一致性主节点55可以例如用于将装置连接到下游i/o设备或网络70，再次以具体示例的方式，该网络可以是pcie网络(例如，hn-i，其连接到在根复合体后面可能具有多个pcie端点的pcie根复合体)。在此类实例中，应当理解，通过使用i/o一致性主设备30和非一致性主节点55，chi互连器40可以用于提供两个单独的pcie网络35、70之间的通信路径。
53.如先前所讨论的，由互连器40提供的通信信道75可以以多种方式布置，这取决于在设计互连器时采取的微架构决策。可以提供信道中的至少一些信道作为具有有序信道属性的有序信道，该有序信道属性保证对由请求器元件通过此类通信信道以给定顺序发布的事务的处理将由完成器元件以相同给定顺序完成。当特定完成器元件希望发布需要以发布的相同顺序完成的有序事务的序列时，如果已知在请求器元件与将处理这些事务的完成器元件之间存在有序信道，则可以采用用于这些事务的更有效的排序流程。
54.然而，通常期望以跨互连器的方式设计主设备，因此不取决于所使用的互连器设计的特定形式。在此类主设备发布事务时，可能不了解哪个完成器元件将处理该事务，因为例如互连器40内的系统地址映射80可以用于将由事务指定的地址映射到要处理该事务的特定完成器节点。此外，请求器节点不会了解将使用的通信信道是否将是有序信道。因此，除非在请求器元件内执行详细的平台特定的编程，以捕获关于将用于特定地址范围的完成器元件的信息以及在请求器元件与这些完成器元件之间进行通信时将使用的通信信道的能力的信息(特别是是否提供有序信道)，否则请求器元件通常将必须诉诸于即使在不存在有序信道的情况下也可以确保对这些有序事务的排序的标准排序流程。
55.这意味着在通常情况下，可以通过使用有序信道来实现的性能益处未能被实现，因为请求器元件假设信道未经排序，以便确保有序事务按顺序进行处理。然而，本文所描述的技术提供了使得请求器元件能够在存在有序信道的情况下采用更有效的排序流程的机制，而无需执行请求器元件的平台特定的编程，因此能够保留跨互连器的请求器元件设计。
56.如图1所示，当考虑装置内的一对部件时，更靠近从设备/主存储器的部件可以被称为下游部件，并且更远离从设备/主存储器的部件可以被称为上游部件。因此，当与主设备10、20、30相比时，主节点45、50、55将是下游部件，但是当相对于从设备60、65、70考虑时，该主节点将是上游部件。
57.应当理解，图1示出了仅具有几个主设备和从设备的相对简单的系统，以及将这些设备互连的单个互连器40。然而，也可以在更复杂的系统中采用该技术。图2中示出了例示性示例，其中存在两个互连的互连器110、135，互连的互连器中的每个互连的互连器可以是基于chi的互连器。当考虑特定的主设备105时，主设备将把其事务发布到互连器110上，其中系统地址映射可以用于识别适当的完成器元件以指引每个事务。尽管在一些情况下，完成器元件可以是互连器110内的主节点115、120、125，但是可以确定该完成器元件是用于将互连器110耦接到另一个互连器135的连接元件130。在所示的实施方式中，连接元件130采用cxra元件的形式，该cxra元件是用于将chi连接到ccix链路以用于芯片间通信的桥接元件。将在其他互连器中提供对应的连接元件140(在图2的示例中，该连接元件为cxha元件)，并且连接元件130、140可以经由合适的高速链路(诸如在图2中被称为ccix链路的基于pcie的传送链路)来进行连接。然后可以使用第二互连器中的系统地址映射来映射由第二互连器中的连接元件140接收到的事务，以便将这些事务路由到适当的完成器元件，诸如图2所示的主节点145、150、155中的一个主节点。
58.如先前所讨论的，每个通信信道可能或未能被配置为有序信道，这取决于在设计时采取的微架构决策。根据本文所述的技术，当将响应从特定完成器元件发布回到请求器元件时，该响应信号包括有序信道指示以识别相关联的通信信道是否具有上述有序信道属性，据此可以被认为是或不是有序信道。在以下描述中，该有序信道指示也将被称为oce(有序信道启用)指示，并且在一个示例中可被实现为1位字段，其值指示特定请求器元件与特定完成器元件之间的相关联的通信信道是否为有序信道。
59.如先前所提及的，可以在通信信道内提供多个层，诸如传送层和协议层，并且对于将作为有序信道的通信信道，这些层中的每个层必须具有排序约束，该排序约束确保以相同给定顺序处理通过该通信信道以特定顺序发布的事务。如本文所用，oce编码为1表示在请求器元件与使用该通信信道的完成器元件之间存在有序信道，而oce编码为0表示在请求器元件与完成器元件之间不存在有序信道。如本文稍后将讨论的，基于在关于有序序列中的当前事务而发布的响应期间提供的oce字段的值，以及确定后续事务是否要靶向同一完成器元件，请求器元件可以针对有序事务的序列而动态调谐其使用的排序流程，以便寻求最大化性能。
60.可以以多种方式向完成器元件提供关于通信信道的信息。具体地，与发布事务时可能不了解哪个完成器元件将处理事务、因此不了解将使用哪个通信信道的请求器元件相比，一旦完成器元件接收到事务的请求信号，该请求信号将识别源请求器元件，因此完成器元件了解正在使用哪个通信信道。然后可以访问指示该完成器元件与所识别的请求器元件之间的通信信道是否为有序信道的信息，由此可以在发布响应时相应地设定oce编码的值。例如，可以与每个主节点相关联地提供配置寄存器，以捕获oce编码值，以用于可以与该完成器元件通信的每个可能的请求器元件，并且配置寄存器可以在构建时是硬接线的，或者能够由软件写入。
61.在处理事务期间，通常将存在在请求器元件与完成器元件之间的在两个方向上发布的一连串信号。例如，当发起事务时，通常将从请求器元件向完成器元件发布请求信号。然后可以将一个或多个信号从完成器元件传回到请求器元件，以指示关于该事务的处理的进程。对于写入事务，将发布响应信号(也被称为数据拉取信号)以识别完成器元件具有可用于接收写入数据的缓冲空间，并且在接收到此类数据拉取信号时，请求器元件可以发布写入数据。对于某些类型的事务，完成器元件也被布置成当处理事务时，向请求器元件发布完成信号，以指示完成器元件已经采取足够的步骤来确保该事务所要求的操作的结果将被另外的请求器元件观察到，该另外的请求器元件向完成器元件发布指定同一存储器地址的另外的事务。
62.此外，对于某些事务，请求器元件可以被布置成当请求器元件确定由序列中的所有先前事务所处理的数据能够被观察到时，向处理事务的完成器元件发布释放指示信号(在本文中也被称为完成确认信号或comp ack信号)。请求器元件可以以多种方式确定所有先前事务的可观察性，但是在一个示例性实施方式中，先前提及的完成信号可以用于该目的。释放指示信号对完成器元件进行授权，以使得正在由相关联的事务进行处理的数据可用于其他请求器元件。
63.因此，在请求器元件与完成器元件之间不存在有序信道的情况下，完成确认信号的发布的定时可以用于强制执行对有序事务的序列进行排序，因为任何处理事务中的一个事务的单独的完成器元件可以被约束为一旦该完成器元件从请求器元件接收到完成确认信号，则仅使正在该事务中进行处理的数据可用于其他请求器元件，从而使请求器元件有能力控制可能正在处理序列的各个事务的多个完成器元件中的该定时。然而，如将在下文更详细地讨论的，假若请求器元件与完成器元件之间存在有序信道并且正在向同一完成器元件发布有序事务中的多个有序事务，则请求器元件可能能够确定它不需要等待关于先前事务的完成信号，之后它可以发布针对当前事务的完成确认信号，从而改善性能。下文将参考图3至图5的特定时序图示例来更详细地讨论这一点。
64.图3是示出当完成器元件是系统内的序列化点时(诸如当完成器元件是全一致性主节点(hn-f)时，当考虑到先前提及的amba 5chi协议时)，可使用的写入流流程的时序图。可以部署写入流流程以支持由pcie端点请求器支持的有序写入观察(owo)排序模型，并且因为rn-i可以用作连接到pcie端点的桥接件，因此rn-i需要支持流程。如图3所示，rn-i主设备200因此可能希望发布有序写入事务的序列，并且这些可能不一定全部由同一完成器元件处理。在该示例中，考虑由不同完成器元件205、210处理的两个有序写入事务，该不同完成器元件中的每个完成器元件是全一致性主节点(hn-f)。因此，完成器元件中的每个完成器元件是系统内的序列化点，并且因此本身可以采取足够的步骤来确保写入事务所要求的操作的结果将被另外的请求器元件观察到，该另外的请求器元件向完成器元件发布指定存储器地址的另外的事务，而无需与任何下游部件通信。此类全一致性主节点可以例如包括其自身的高速缓存存储装置以高速缓存写入数据，以用于由后续请求访问。因此，在一些情况下，在此类完成器元件已经接收到写入数据之前，并且具体地，一旦该完成器元件已经建立所要求的任何危险检查，以确保随后接收到的请求(该请求指定与写入操作相关联的相同地址)将被布置成访问与写入操作相关联的写入数据，则该完成器元件可能能够相对快速地发布写入完成信号。
65.因此，考虑到图3，当采用写入流流程时，允许请求器元件200以任何顺序连续发布两个有序写入事务的写入请求215、220，而无需在发布第二写入事务的写入请求220之前等待来自完成器元件205的关于第一写入事务的任何响应。在写入请求信号中，控制值reqorder(ro)和expcompack(eca)被设定为等于1，以识别正在采用写入流流程(或稍后描述的写入隧道流程)，并且识别主节点将接收到完成确认信号。考虑到第一写入请求215，一旦主节点205已经确定存在足够的缓冲空间以从请求器元件接收写入数据，该主节点就可以响应于请求器200接着将写入数据发布回完成器元件205这一情况，而向请求器元件发布数据缓冲id响应信号225(在本文中也被称为数据拉取信号)。另外，一旦完成器元件205已经执行上述危险检查，然后就可以发布完成信号230。
66.根据写入流流程，可以在已经接收到所有数据拉取请求以针对序列中的任何较旧的有序事务以及当前事务之后，发布针对当前事务的写入数据。因此，由于事务a是第一事务，因此一旦接收到关于事务a的数据拉取信号225，就可以发布写入数据。
67.此外，当采用写入流流程时，在针对序列中的所有较旧的事务，请求器元件已经接收到完成信号之后，请求器元件可以发送针对当前事务的完成确认(即，先前提及的释放指示)信号。因此，由于事务a是序列中的第一事务，因此完成确认信号不受用于任何先前事务的完成信号的约束，并且因此可以无需等待任何完成信号而进行发布。在图3所示的示例中，假设写入数据信号和完成确认信号被组合成单个信号，如由图3中的信号线235所指示的。在接收到作为通过路径235发布的组合信号的一部分的完成确认时，然后主节点205可以使得针对事务a的写入数据可用于其他请求器元件。
68.关于第二事务(事务b)，然后主节点210通过路径220以与先前针对主节点205处理事务a所讨论的方式几乎相同的方式来处理写入请求。因此，一旦主节点210具有接收写入数据的空间，就将通过路径240发布数据拉取信号，并且一旦主节点210已经执行任何必要的危险检查，就将通过路径245发布完成信号。一旦已经接收到数据拉取信号240，就可以从请求器元件200向主节点210发布写入数据，因为在此时也已经接收到针对较早事务(事务a)的数据拉取信号。如果未发生这种情况，并且相反，在主节点205已经发布针对事务a的数据拉取信号之前，主节点210已经发布针对事务b的数据拉取信号，则请求器元件将需要等待接收到两个数据拉取信号，之后允许向主节点210发布针对事务b的写入数据。
69.关于针对事务b的完成确认信号的发布，然后根据写入流流程，在允许发布针对事务b的完成确认信号之前，请求器元件200需要等待接收到针对所有先前事务的完成信号(在该示例中，该完成信号为通过路径230发布的针对事务a的完成信号)。如图3所示，可以从请求器元件向主节点210再次发布经组合的写入数据和完成确认信号，如路径250所指示的。在通过路径250接收到完成确认信号时，然后主节点210可以使得正在由事务b处理的数据可用于其他请求器元件。
70.因此，通过采用上文所讨论的写入流流程将看出，请求器元件可以连续发布一连串有序事务的请求传输，并且不需要在发布序列中的下一个事务之前等待关于序列中的第一事务的任何确认信号。相反，通过完成确认信号进行发布时所遵循的定时来强制执行排序约束，并且因此可以看出，当采用写入流流程时，可将第一信号定时方案用于完成确认信号。
71.尽管当主节点是序列化点时，写入流流程可能非常有效，但是在完成器元件不是
序列化点的情况下，采用写入流流程基本上导致事务的序列化。这通过图4的示例而示意性地示出，其中第一写入事务a和第二写入事务b被指定用于同一完成器元件(在这种情况下为非一致性主节点300)。与图3的示例一样，可以通过路径310、315连续发布用于这两个事务的请求传输，而无需请求器元件在发布事务b的写入请求传输之前等待关于事务a的任何确认。如图4所示，可以针对两个事务通过路径320、325来发布数据拉取信号。一旦已经通过路径320接收到针对事务a的数据拉取响应，则请求器元件200可以发布针对事务a的写入数据。该请求器元件也可以发布针对事务a的完成确认信号，因为不存在该请求器元件需要针对其而等待接收到完成信号的序列中的先前事务。因此，可以通过路径330向完成器元件300发布经组合的写入数据和完成确认信号。
72.一旦已经通过路径325而接收到关于事务b的数据拉取信号，那么由于在此时已经接收到针对事务a和b两者的两个数据拉取信号，因此请求器元件200可以通过路径335发布针对事务b的写入数据。然而，根据写入流流程，针对事务b的完成确认信号尚无法由请求器元件200发布，因为尚未从完成器元件300接收到针对第一事务(事务a)的完成信号。
73.一旦完成器元件300具有针对事务a的完成确认信号，则该完成器元件能够向下游发布该事务的数据，在此时数据将在系统中其他地方变得可观察到。在该特定示例中，假设从设备305是符合高级可扩展接口(axi)协议的axi从设备，该协议形成由arm有限公司(arm limited)开发的先前提及的amba规范的一部分。因此，通过写入地址信道发布地址传输，并且通过写入数据信道发布写入数据，如信号线340所指示的。在适当的时候，将从axi从设备305发布针对事务a的响应信号，如信号线345所指示的，并且在接收到该信号时，然后完成器元件300可以发布针对事务a的完成信号，如信号线350所指示的。仅在此时，请求器元件200接着发布针对事务b的完成确认信号，如信号线355所指示的。
74.因此，即使完成器元件300在通过路径335接收到信号之后，已经具有针对事务b的写入数据，它也无法向下游发布该数据，直到接收到完成确认信号，如信号路径355所指示的。在此时，可以通过路径360来下游传播写入事务，从而在适当的时候导致通过路径365发布的来自axi从设备305的响应，然后这允许完成器元件300发布针对事务b的完成信号，如信号线370所指示的。
75.因此，从图3和图4的比较中，可以看出当完成器元件是序列化点时，写入流流程提供显著的性能益处，但当完成器元件不是序列化点时，该写入流流程无法实现相同的性能益处。这可能是特别有问题的，因为如先前所讨论的，当正在采用互连器40来提供两个高速网络(诸如pcie网络)之间的桥接连接时，可以使用此类非一致性主节点。
76.在图3和图4的上述示例中，假设有序信道不可用，因此由完成器元件发布的相关响应信号将oce指示设定为0。在本文所考虑的示例中，提供有序信道指示的响应信号是数据拉取响应信号，如图3和图4清楚地示出的。
77.然而，在请求器元件与完成器元件之间存在有序信道的情况下，可以采用替代排序流程，如图5所示，其中该排序流程被称为写入隧道流程。图5中的信号线与图4中的信号线被一致地标记，因此可以看出，与之前一样，通过路径310、315发布写入事务。根据写入隧道流程，请求被约束为按顺序进行发布。与图4一样，接收数据拉取信号，但是这时，oce标记被设定为1，因此这些信号被标记为320’和325’，以将它们与图4中的信号320、325区别开来。对发布写入数据进行的约束与先前讨论的写入流流程相同，因此请求器元件不仅需要
等待针对当前事务的数据拉取信号，而且需要等待针对任何先前事务的数据拉取信号。因此，一旦已经通过路径320’接收到数据拉取信号，就可以发布针对事务a的写入数据，并且一旦已经通过路径320’和325’接收到针对事务a和b的数据拉取信号，就可以发布针对事务b的写入数据。此外，关于写入流流程，请求器元件200可以发布完成确认信号而无需任何约束，因为在事务a之前在有序序列中不存在先前事务。因此，可以以与图4的写入流流程示例完全相同的方式，通过路径330发布针对事务a的经组合的写入数据和完成确认信号。
78.然而，根据写入隧道流程，由请求器元件进行的针对当前事务的完成确认信号的发布的定时不被约束为等待接收到关于所有先前事务的完成信号。相反，一旦已经接收到针对先前事务的所有数据拉取信号，就可以发送针对当前事务的完成确认信号。因此，一旦已经通过路径320’而接收到关于事务a的数据拉取信号，就可以由请求器元件200发布针对事务b的完成确认信号。因此，与图4的写入流流程方法相比，请求器元件200可以发布针对事务b的经组合的写入数据和完成确认，如信号线335’所指示的，而不是由写入流方法约束以仅发布写入数据，如图4中的信号线335所指示的。
79.由于完成器元件300现在具有针对事务a和b两者的完成确认信号，因此可以相对于下游部件axi从设备305来并行处理这些事务，因此可以发布地址和数据传输340、360而无需任何彼此依赖。当通过路径345、365接收到响应信号时，然后可以通过路径350、370将对应的完成信号发布回请求器元件200。
80.尽管在图5中，主节点是非一致性主节点300，但是写入隧道流程也可以用于全一致性主节点(hn-f)，尽管对于非一致性主节点来说性能益处更明显，因为它们不是序列化点。
81.在使用本技术之前，请求器元件将难以评估何时应当使用写入流流程，并且何时可以替代地使用写入隧道流程。然而，通过从完成器元件提供数据拉取信号中的oce标记，可以由请求器元件执行简单的检查，以确定要用于完成确认信号的发布的适当定时，并且确定是否应该使用对应于写入流流程的第一信号定时方案或是否应该使用对应于写入隧道流程的第二信号定时方案。在图6中示意性地示出了请求器元件所采取的步骤。在该示例中，假设正在执行两个事务，第一个事务a(在图6中被称为“上级”)和第二个事务b(在图6中被称为“自身”，即当前事务)。在步骤400处，按顺序发布对两个事务的写入请求。在步骤405处，确定是否已经接收到针对两个事务数据拉取信号，并且在这种情况下，过程前进至步骤410。此处，确定上级事务和自身事务两者是否靶向同一完成器元件。这可以通过查看两个数据拉取信号中的源识别信息来进行确定。具体地，两个数据拉取信号将识别该传输的源，以及目标，在这种情况下，源是正在处理所事务的完成器元件，并且目标是请求器元件。请求器元件也可以对oce值进行采样。原则上，可以对在数据拉取信号中的任一个数据拉取信号中提供的oce值进行采样，因为它将仅在正在使用同一完成器元件的情况下相关，因此在这种情况下，oce值在两个数据拉取信号中将是相同的。如图6所示，在示出的示例中，对针对事务b(即，自身)的oce值进行采样。
82.在步骤415处，根据先前所讨论的规则，将写入数据驱动至通信信道上。具体地，在此时，已经接收到两个数据拉取响应，并且因此可以发布针对上级事务和自身事务两者的写入数据。然而，如步骤420所指示的，输出完成确认信号的定时将取决于在步骤410处执行的评估而变化，并且具体地，从先前描述的图5中将会理解，在正在使用同一完成器元件，并
且oce标记被设定为1以表示存在有序信道的情况下，然后可以使用写入隧道流程。
83.在步骤410处评估的信号以特定方式用于确定输出针对事务b的完成确认信号的定时(即，使用写入流还是写入隧道)，该特定方式如下表1所示：
[0084][0085]
表1
[0086]
具体地，如表1所示，针对第二事务(即，事务“自身”)的完成确认信号的发布的定时取决于所采样的oce值和所确定的st值，当这两个事务正在靶向同一完成器元件时，st值被设定为1。
[0087]
为了完整性，可以从下表2中看出写入流流程与写入隧道流程之间的差异：
[0088][0089]
表2
[0090]
图7a至图7d示出了当考虑图2的示例性实施方式时，上文参考图6所讨论的动态切换流程的各种应用。图7a示出了可以如何实现对本地全一致性主节点115、120的有序写入事务的高通量处理，如线450、455所指示的。在这种情况下，即使不存在有序信道，也可以采用写入流流程以用于多个全一致性主节点，并且由于全一致性主节点是同步化点，因此可以实现高通量。
[0091]
图7b示出了如何实现对有序写入的高通量处理，以用于本地非一致性主节点(诸如主节点125)，如图7b中的线460所指示的。由于该一连串事务涉及相同的整体式目标(即，hn-i 125)，并且有序信道存在于请求器元件105与完成器元件125之间，因此可以执行写入隧道流程，从而维持高通量。例如，这可以用于正在将互连器110用作两个pcie网络之间的对等路径的情况下，其中需要通过互连器110的高性能。
[0092]
图7c示出了关于远程全一致性主节点(诸如驻留在互连器135上的主节点145、150)，可以如何实现有序写入事务的高通量处理。由于有序信道存在于请求器元件105与用作一致性互连器110内的完成器元件的连接元件130之间，并且被指定用于远程主节点145、150的所有事务将被传递通过元件130，因此写入隧道可以用于请求器元件105与链路元件
130之间的通信，如路径470所指示的。然后可以在部件130与部件140之间的ccix链路上提供完全有序的pcie传送层，如路径475所指示的，这已经在提供高通量链路。在第二互连器135内，可以在cxha部件140与单独的主节点145、150之间执行写入流，如线477和479所指示的。由于这些主节点是序列化点，因此可以实现高通量。
[0093]
图7d示出了关于远程非一致性主节点(诸如连接到互连器135的hn-i 155)，可以如何执行有序写入事务的高通量处理。与先前所讨论的图7c一样，可以在请求器元件105与部件130之间使用写入隧道，如线480所指示，并且在两个部件130、140之间存在完全有序的pcie传送层从而将两个互连器连接在一起，如线485所指示的。此处，然后假设该一连串事务全部靶向同一整体式主节点155，并且有序信道存在于cxha部件140与主节点155之间。因此，可以在部件140与主节点155之间使用写入隧道，如线490所指示的。
[0094]
尽管在图3至图7d的上述示例中，已经描述了使用有序信道指示以实现写入流流程与写入隧道流程之间的动态切换，但是有序信道指示也可以用于其他场景中以改善一连串有序事务的性能。例如，当存在要执行的涉及相同地址的多个有序事务时，可以实现性能的显著提高，无论这些事务是读取事务、写入事务或实际上两者的混合。在不使用本技术的情况下，对于需要按顺序执行的涉及相同地址的四个原子性存储操作的特定示例性场景，定时可以如图8所示。这些存储操作可以使计数器增量，或者对特定地址处的数据执行算术逻辑操作，使得数据多次更新，并且可能需要以特定顺序执行这些操作。在图8的示例中，假设操作是原子操作，因为原子操作的确通常靶向相同地址。然而，本文所述的技术不限于与原子操作结合使用。
[0095]
如图8所示，在请求器元件内部，可以将四个原子性存储请求从内部接口500转发到互连器接口505(在该示例中，为chi接口，如四条信号线515、520、525和530所指示的)。然而，在不使用本技术的情况下，请求器节点不了解是否向完成器元件提供有序信道，因此不会发布对后续事务的请求，直到已经针对先前事务从完成器元件接收到确认。因此，通过路径535发布对于第一原子性存储事务的请求，并且在适当的时候，完成器元件通过路径540发布数据拉取信号。在该示例中，假设数据拉取信号和完成信号被组合成通过路径540发布的单个响应信号。在接收到数据拉取信号时(或假若事务为读取事务而非写入事务，则为在接收到读取接收信号时)，然后请求器元件接口505可以发布如信号线545所指示的对下一个事务的请求。
[0096]
如图8所示，在可以被发布之前，每个后续原子性存储事务必须等待针对先前原子性存储事务的数据拉取信号，如信号线550、555、560、565和570的序列所指示的。因此，这可以显著影响原子性存储操作的处理的性能。然而，通过使用本文所述的技术，如果事务靶向基于有序信道的完成器，则可以显著改善性能。如图9所示，以与图8相同的方式将四个原子性存储操作从内部接口500路由到互连器接口505，并且实际上，第一原子性存储请求正如之前图8中一样进行发布，如信号线535所指示的。然而，在这种情况下，经组合的数据拉取信号和完成信号还提供有序信道指示，并且在这种情况下，识别出存在有序信道(将oce标记设定为1)，如信号路径540’所指示的。
[0097]
在此时，由于请求器元件了解所有事务均靶向相同地址，并且因此将由同一完成器元件处理，并且该请求器元件了解有序信道与该完成器元件共存，可以立即发布所有后续原子性存储请求，而无需等待来自完成器元件的任何另外的确认信号，如图9中的该一连
串传输545、555、565所指示的。在适当的时候，将针对这些事务中的每个事务提供经组合的完成和数据拉取信号，如信号线550’、560’和570’所指示的。
[0098]
尽管在图9中，请求器元件被认为是全一致性主设备(rn-f)，但是相同的技术也可以用于i/o一致性主设备(rn-i)。类似地，完成器元件可以是非一致性主节点(hn-i)而不是全一致性主节点(hn-f)。
[0099]
图10是示出根据一个示例性实施方式的由请求器元件的互连器接口执行的步骤的流程图。在步骤600处，当考虑新事务时，确定先前事务是否涉及相同地址。这可以是前一个事务或序列中的较早事务中的任一个较早事务。如果新事务不涉及与先前事务相同的地址，则过程前进至步骤605，在该步骤中发送请求。具体地，在这一阶段确定不存在地址危险性问题。然而，如果存在涉及相同地址的先前事务，则过程前进至步骤610，在该步骤中确定oce信息是否还可用于该先前相同地址事务。如从先前所讨论的图9将显而易见的，这可以被提供作为由完成器元件发布的响应信号的一部分，该完成器元件处理用于该地址的事务。尽管在步骤610处，在确定oce信息之前，请求器可能正在等待接收到该信号，在替代实施方式中，请求器元件可以维持存储装置，在该存储装置中，请求器元件可以捕获地址和针对涉及这些地址的先前事务提供的相关联的oce值，因此可以参考存储装置以便确定oce信息是否可用。
[0100]
然后，一旦oce信息可用于该地址，就在步骤615处确定oce指示是否被设定为1以指示有序信道。如果不是，则过程前进至步骤620，在该步骤中仅在请求器元件已经接收到针对所有较旧的相同地址事务的数据拉取响应时，才会发送对新事务的请求，因此采用图8的信号定时方案。
[0101]
然而，如果oce标记被设定为1，则过程前进至步骤625，在该步骤中一旦请求器元件已经发送对于所有较旧的相同地址事务的请求，就可以发送请求，因此采用图9的信号定时方案，并产生显著的性能改善。
[0102]
应当理解，当处理有序事务的序列时，本文所述的技术使得能够实现显著的性能改善，从而使得能够使用跨互连器的请求器元件设计，同时优化排序流程。该技术使得例如基于chi的互连器能够使用pcie根端口设计，其中该技术针对写入排序进行了完全优化，这与完成器元件是序列化点(如hn-f)或者不是序列化点(如hn-i或cxra部件)但具有有序信道无关。如果事务靶向具有有序信道的完成器，则该技术进一步实现对于地址有序事务更有效的cpu设计。
[0103]
尽管该技术可以用于多种不同的应用中，但是应用的一些非限制性示例(其中该技术可以有助于实现高通量)包括对本地全一致性主节点的原子性处理、对远程全一致性主节点的原子性处理(在基于ccix的系统中)、对非一致性主节点进行有序写入处理(以便支持对等pcie写入)或对远程全一致性主节点和远程非一致性主节点的有序写入处理(在基于ccix的系统中)。
[0104]
在本技术中，字词“被配置为...”用于意指装置的元件具有能够执行所限定的操作的配置。在该上下文中，“配置”意指硬件或软件的互连的布置或方式。例如，该装置可具有提供所限定的操作的专用硬件，或者可对处理器或其他处理设备进行编程以执行该功能。“被配置为”并不意味着装置元件需要以任何方式改变以便提供所限定的操作。
[0105]
虽然本文已结合附图详细描述了本发明的示例性实施方案，但应当理解，本发明
并不限于那些精确的实施方案，并且在不脱离所附权利要求书所限定的本发明的范围和实质的前提下，本领域的技术人员可在其中实现各种变化、增加和修改。例如，在不脱离本发明的范围的情况下，从属权利要求的特征可与独立权利要求的特征一起进行各种组合。