采用替代N型FET源极/漏极(S/D)以避免或防止短路缺陷的鳍式场效应晶体管(FET)电路以及相关制造方法与流程

采用替代n型fet源极/漏极(s/d)以避免或防止短路缺陷的鳍式场效应晶体管(fet)电路以及相关制造方法
1.根据35 u.s.c.
§
119的优先权要求
2.本专利申请要求于2019年11月13日提交的标题为“fin field-effect transistor(fet)(finfet)circuits employing replacement n-type fet(nfet)source/drain(s/d)to avoid or prevent short defects and related methods of fabrication”的非临时申请no.16/682,788的优先权，其全部内容通过引用明确地并入本文。
技术领域
3.本公开的领域涉及诸如集成电路(ic)中的鳍式场效应晶体管(fet)(finfet)的晶体管，并且更具体地，涉及在用n型fet(nfet)和p型fet(pfet)形成电路时避免短路缺陷。


背景技术：

4.晶体管是电子设备的组件中大量采用的基本组件。例如，在逻辑电路和存储器设备中，诸如中央处理单元(cpu)、数字信号处理器(dsp)、和存储器系统等的集成电路(ic)组件均采用了大量晶体管。随着电子设备的功能变得更加复杂，执行这样的功能所需的晶体管的数量也在增加。同时，针对诸如移动设备等的电子设备，存在大小更小的需求，这要求控制这样的设备的ic更小。为了在更小的空间中装配越来越多的晶体管，ic中的晶体管的尺寸需要更小。
5.在这方面，已经开发了三维晶体管以减小由ic上的晶体管占用的面积。鳍式场效应晶体管(fet)(finfet)是一种三维晶体管，在该晶体管中一个或多个半导体鳍部从衬底竖直延伸。半导体鳍部被掺杂为具有p型或n型。互补金属氧化物半导体(cmos)电路和其他电路采用彼此接近的p型和n型finfet两者。为了将相应的finfet装配在最小面积中，电路中的p型fet(pfet)的鳍部与n型fet(nfet)的鳍部之间的距离必须被最小化，并且这样的距离会继续变小。然而，现有的制造工艺容易受到工艺变化的影响，当在pfet旁边形成nfet时，可能会产生导致电短路的缺陷。短路缺陷会导致电路出现故障，从而降低良率并且增加制造成本。


技术实现要素：

6.本文公开的各个方面包括采用替代n型fet(nfet)源极/漏极(s/d)以避免或防止短路缺陷的鳍式场效应晶体管(fet)(finfet)电路。也公开了相关制造方法。finfet电路的制造可以包括在衬底的n型扩散区域中形成的nfet，该nfet基本上平行于在衬底的p型扩散区域中形成的pfet。在常规制造期间，首先在p型扩散区域中的凹陷的鳍部上生长p型外延s/d(epi-s/d)，同时使n型扩散区域中的鳍部隔离。采用掩模来隔离p型epi-s/d，同时使n型扩散区域中的鳍部凹陷，并且在其上生长n型epi-s/d。掩模覆盖范围的微小变化可能会导致p型epi-s/d的部分被暴露。因此，在n型扩散区域的鳍部上形成n型epi-s/d的工艺期间，
没有阻挡件(barrier)防止n型epi材料也形成在p型epi-s/d的暴露的部分上。n型epi材料在p型epi-s/d的暴露的部分上的额外生长可能会导致n型epi-s/d电短路。
7.本文公开的方法通过示例性工艺降低了对掩模变化的易受影响性，在该示例性工艺中为n型epi材料在p型epi-s/d上的形成提供了阻挡件。在所公开的方法中，最初p型epi-s/d形成在p型扩散区域中的鳍部和n型扩散区域中的鳍部两者上，并且边界层形成在两个p型epi-s/d上方，从而使它们彼此隔离。将掩模用在仅去除n型扩散区域中的边界层的部分的工艺中，从而在该部分中暴露p型epi-s/d的部分。暴露的p型epi-s/d从n型扩散区域中的边界层的剩余结构内被去除，并且由在其中的凹陷的鳍部上形成的n型epi-s/d替代。通过在边界层的剩余结构内形成n型epi-s/d，为掩模变化引起的短路缺陷(即，从p型epi-s/d到n型epi-s/d)的形成提供了阻挡件。用于去除边界层的部分的掩模比常规方法的掩模具有大得多的可接受的变化范围，在该范围内不会创建缺陷，所以所公开的方法不易受到工艺变化的影响，并且避免或防止了短路缺陷。
8.在这方面，在一个方面中，公开了一种finfet电路。finfet电路包括：第一鳍部，在衬底的p型区域中从衬底延伸；第二鳍部，在衬底的n型区域中从衬底延伸，第二鳍部基本上平行于第一鳍部；第一鳍部上的p型epi-s/d；以及第二鳍部上的n型epi-s/d；p型epi-s/d和n型epi-s/d上方的层间电介质(ild)材料；边界层，其在ild材料和p型epi-s/d之间具有厚度，并且在ild材料和n型epi-s/d之间具有该厚度。
9.在另一个方面中，公开了一种在finfet电路中形成基本上平行于p型finfet的epi-s/d的n型finfet的epi-s/d的方法。该方法包括：形成从衬底的p型区域延伸的第一鳍部和从衬底的n型区域延伸的、基本上平行于第一鳍部的第二鳍部；在第一鳍部上形成第一p型epi-s/d并且在第二鳍部上形成第二p型epi-s/d；在第一p型epi-s/d和第二p型epi-s/d上形成边界层；去除边界层的部分以暴露第二p型epi-s/d的部分；从第二鳍部之上的边界层的剩余结构内去除第二p型epi-s/d；以及在第二鳍部之上的边界层的剩余结构内形成第二鳍部上的n型epi-s/d。
附图说明
10.图1是在衬底上形成的鳍式场效应晶体管(fet)(finfet)电路的平面图，该finfet在p型扩散区域中具有p型fet(pfet)，并且在衬底的n型扩散区域中具有基本上平行于pfet的n型fet(nfet)；
11.图2是在衬底的n型扩散区域中的鳍部上形成n型外延(epi)源极/漏极(s/d)(epi-s/d)的常规方法中的电路制造阶段的截面图，该鳍部基本上平行于其上被先前生长有p型epi-s/d的、衬底的p型扩散区域中的鳍部，并且图示了在n型epi-s/d形成期间用于使p型epi-s/d隔离的掩模覆盖范围的可接受的变化范围；
12.图3a-1和图3a-2是在图2中的制造阶段之后的电路的顺序制造阶段的截面图，该电路在靠近p型epi-s/d的鳍部上形成n型epi-s/d，具有在可接受的变化范围内的掩模覆盖范围；
13.图3b-1和图3b-2是在图2中的制造阶段之后的电路的顺序制造阶段的截面图，该电路在靠近p型epi-s/d的鳍部上形成n型epi-s/d，并且由于掩模覆盖范围在可接受的变化范围外而创建了短路缺陷；
14.图4a图示了示例性工艺中的电路制造阶段的横截面，该示例性工艺在n型扩散区域中的鳍部和p型扩散区域中的鳍部两者上形成p型epi-s/d，在p型epi-s/d上方形成边界层以使它们隔离，暴露n型扩散区域中的p型epi-s/d，并且用n型epi-s/d替代暴露的p型epi-s/d，使得由边界层的剩余结构为短路缺陷的形成提供阻挡件；
15.图4b图示了在形成层间电介质(ild)和到n型epi-s/d的电接触部之后的图4a中的电路的截面图；
16.图5是图示了制造finfet电路的示例性工艺的流程图，该示例性工艺通过在n型扩散区域中的鳍部和p型扩散区域中的鳍部两者上形成p型epi-s/d，在p型epi-s/d上方形成边界层以使它们隔离，暴露n型扩散区域中的p型epi-s/d，并且用n型epi-s/d替代p型epi-s/d，使得由边界层的剩余结构为短路缺陷的形成提供阻挡件来制造finfet电路；
17.图6a和图6b是图示了本文公开的一个实施例中的制造finfet电路的示例性工艺的流程图，该示例性工艺通过用n型epi-s/d替代先前形成的p型epi-s/d来制造finfet电路，例如，图4b和图7t中的电路；
18.图7a至图7t分别图示了示例性工艺的相应的制造阶段中的图4b中的电路的平面图和对应的截面图，该示例性工艺通过替代在鳍部上形成的p型epi-s/d来在n型扩散区域中的鳍部上形成n型epi-s/d，该示例性工艺中的步骤采用的掩模对工艺变化具有降低的易受影响性，使得可以防止电路缺陷；
19.图8a至图8f图示了根据常规方法的包括pfet和基本上平行的nfet的电路的制造阶段的截面图，并且图8g是图4b中的电路，出于比较目的，并排提供图8g和图8f以解释所制造的finfet电路的结构区别，该finfet电路对由本文公开的示例性工艺提供的掩模变化具有降低的易受影响性；
20.图9a和图9b是通过用n型epi-s/d替代先前形成的p型epi-s/d来制造图10q中的电路的另一个示例性工艺的流程图；
21.图10a至图10q图示了图9a和9b中的流程图中图示的示例性工艺中的相应的制造阶段中的电路的平面图和对应的截面图，该示例性工艺通过替代在鳍部上形成的p型epi-s/d来在n型扩散区域中的鳍部上形成n型epi-s/d，该示例性工艺中的步骤采用的掩模对工艺变化具有降低的易受影响性，使得可以防止电路缺陷；
22.图11a和图11b是根据图8a至图8g中图示的制造阶段形成的电路的截面图，以及根据图10a至图10q中图示的制造阶段形成的电路的截面图，并排提供以供比较；
23.图12是示例性的基于处理器的系统的框图，该系统可以包括ic，该ic包括图4b、图7t和图10q中图示的电路，在该电路中通过过图7a至图7t和图10a至图10q中图示的示例性工艺之一形成基本上平行于pfet的nfet；以及
24.图13是包括由ic形成的射频(rf)组件的示例性无线通信设备的框图，其中该示例性无线通信设备中的任何组件可以包括ic，该ic包括图4b、图7t和图10q中图示的电路，在该电路中通过图7a至图7t和图10a至图10q中图示的示例性工艺之一形成基本上平行于pfet的nfet。
具体实施方式
25.现在参照附图，描述了本公开的若干示例性方面。词语“示例性”在本文中用于表
示“充当示例、实例或说明”。本文描述为“示例性”的任何方面都不必被解释为比其他方面优选或有利。
26.本文公开的各个方面包括采用替代n型fet(nfet)源极/漏极(s/d)以避免或防止短路缺陷的鳍式场效应晶体管(fet)(finfet)电路。也公开了相关制造方法。finfet电路的制造可以包括在衬底的n型扩散区域中形成nfet，该nfet基本上平行于在衬底的p型扩散区域中形成的pfet。在常规制造期间，首先在p型扩散区域的凹陷的鳍部上生长p型外延s/d(epi-s/d)，同时使n型扩散区域中的鳍部隔离。采用掩模来使p型epi-s/d隔离，同时使n型扩散区域中的鳍部凹陷，并且在其上生长n型epi-s/d。掩模覆盖范围的微小变化可能会导致p型epi-s/d的部分被暴露。因此，在n型扩散区域的鳍部上形成n型epi-s/d的工艺期间，没有阻挡件防止n型epi材料也形成在p型epi-s/d的暴露的部分上。n型epi材料在p型epi-s/d的暴露的部分上的附加生长可能会导致n型epi-s/d电短路。
27.本文公开的方法通过示例性工艺降低了对掩模变化的易受影响性，在该示例性工艺中为n型epi材料在p型epi-s/d上的形成提供了阻挡件。在所公开的方法中，最初p型epi-s/d形成在p型扩散区域中的鳍部和n型扩散区域中的鳍部两者上，并且边界层形成在两个p型epi-s/d上方，从而使它们彼此隔离。掩模被用在仅去除n型扩散区域中的边界层的部分的工艺，从而在该部分中暴露p型epi-s/d的部分。暴露的p型epi-s/d从n型扩散区域中的边界层的剩余结构内被去除，并且由在其中的凹陷的鳍部上形成的n型epi-s/d替代。通过在边界层的剩余结构内形成n型epi-s/d，为掩模变化引起的短路缺陷(即，从p型epi-s/d到n型epi-s/d)的形成提供了阻挡件。用于去除边界层的部分的掩模比常规方法的掩模具有大得多的可接受的变化范围，在该范围内不会创建缺陷，所以所公开的方法不易受到工艺变化的影响，并且避免或防止了短路缺陷。
28.在本文讨论形成finfet电路的示例性工艺的实施例之前，首先参照图1至图3b-2公开了常规方法。图1是包括第一鳍部102和第二鳍部104的finfet电路100的平面图的图示，第一鳍部102和第二鳍部104具有在第一方向上基本上平行于彼此延伸的纵轴a1a至a1d。第一鳍部102和第二鳍部104在本文中也分别被称为鳍部102和鳍部104。鳍部102和104分别被设置在衬底110的p型扩散区域106和n型扩散区域108中。图1中的finfet电路100被示出为处于pfet和nfet已经形成在鳍部102和104中之前的制造阶段，并且在该阶段之后本文公开的示例性工艺区别于常规方法。在鳍部102和104形成在衬底110中之后，浅沟槽隔离(sti)112形成在鳍部102和104之间的衬底110上。虚设栅极114已经形成在图1中的p型鳍部102和n型鳍部104上方，以使在形成epi-s/d期间将在鳍部102和104中形成的pfet和nfet的沟道区域116隔离。
29.如下面详细解释的，在图2至图3b-2中的制造finfet电路100的常规方法中，用于在鳍部102和104中的每个鳍部上形成epi-s/d的工艺开始于首先在鳍部102上形成p型epi-s/d，并且然后在鳍部104上形成n型epi-s/d。图2是截取自图1中的线z-z'的鳍部102和鳍部104的截面图，其处于p型扩散区域106中的鳍部102凹陷并且其上形成有p型epi-s/d 202之后的中间制造阶段。图2中的制造阶段处于n型epi-s/d形成在n型扩散区域108中的鳍部104上之前。在形成可以是外延硅锗(esige)的p型epi s/d 202之前，例如在n型扩散区域108中的鳍部104上方形成栅极间隔件204，从而在形成p型epi-s/d 202期间隔离鳍部104。在形成p型epi-s/d 202之后，诸如氮化硅(sin)的阻隔层(blocking layer)206形成在例如鳍部
104上的p型epi-s/d 202和栅极间隔件204上方。在从鳍部104去除阻隔层206和栅极间隔件204、以及使鳍部104凹陷以便在凹陷的鳍104上形成n型epi-s/d之前，采用掩模208来隔离p型epi-s/d 202。掩模208的端面210对应于图2中的虚线d1和d3之间的虚线d2，其中d1与p型epi-s/d 202上的阻隔层206的端点对齐，并且d3与鳍部104上的阻隔层206对齐。图2中的虚线d1至d3指示端面210的可接受的变化范围。因此，从中心虚线d2来看，在一个方向上的最大可接受的变化例如是从虚线d2到虚线d1的短距离212。在该上下文中，端面210的可接受的变化范围是在其中不会创建缺陷的范围。短距离212导致常规方法易受到超过这样的距离的任何微小变化的影响。例如，如果掩模208的端面210与虚线d3的右侧对齐，在鳍部104上的阻隔层206上方延伸，则在形成n型epi-s/d之前可能无法去除阻隔层206的残留部分。这样的残留部分可能会干扰n型epi-s/d区域的形成。如果掩模208的端面210与虚线d1的左侧对齐，重叠在p型epi-s/d 202上的阻隔层206上，则当鳍部104凹陷时，可能会暴露p型epi-s/d 202的部分。因此，如上面和下面更详细地描述的，在形成n型epi-s/d时，可能在p型epi-s/d的暴露的部分上创建缺陷。
30.图3a-1和图3a-2是图示了图2之后的finfet电路100的常规制造方法的制造阶段的截面图，在图3a-1和图3a-2中作为示例，端面210与虚线d2对齐。在图3a-1中，已经从未被掩模208覆盖的区域中去除了阻隔层206和栅极间隔件204，并且已经使鳍部104向下凹陷至sti 112。在图3a-2中，已经去除了掩模208，并且n型epi-s/d302形成在鳍部104上。阻隔层206为n型epi材料在p型epi-s/d 202上的生长提供了阻挡件。
31.图3b-1和图3b-2是图示了图2之后的finfet电路100的制造阶段的截面图，在图3b-1和图3b-2中作为示例，端面210与虚线d1对齐。另外，由于外延材料生长的变化，在鳍部102上形成的p型epi-s/d 202比图3a-1中的大。与图3a-1一样，已经在未被掩模208覆盖的区域中，去除了阻隔层206和栅极间隔件204，并且已经使鳍部104向下凹陷至sti 112。然而，在图3b-1中，p型epi-s/d 202较大并且掩模208的端面210由于小的工艺变化而与虚线d1对齐，p型epi-s/d 202上的阻隔层206的端点未被掩模208覆盖。因此，去除了阻隔层206的未被掩模208覆盖的部分，并且暴露了p型epi-s/d202的部分304。
32.在图3b-2中，n型epi-s/d 302已经形成在鳍部104上。另外，n型epi材料306也已经形成在p型epi-s/d 202的暴露的部分304上。进入的与n型epi-s/d 302接触的n型epi材料306在p型epi-s/d 202和n型epi-s/d 302之间创建电短路。n型epi材料306是finfet电路100中的缺陷，其将防止finfet电路100按预期运作。这样的缺陷会导致电路出现故障，从而降低制造良率，进而增加成本。图3b-1和图3b-2图示了常规制造工艺易受掩模208的端面210的对齐性的微小变化的影响。
33.图4a是根据本文公开的制造工艺的实施例的finfet电路400的截面图的图示。图4a图示了制造finfet电路400的示例性工艺的中间制造阶段，在该阶段中通过在为n型epi材料在p型epi-s/d上的形成提供阻挡件，来降低对于掩模变化引起的短路缺陷的易受影响性。此处，最初p型epi-s/d(未示出)形成在n型扩散区域404中的鳍部402上，并且p型epi-s/d 406形成在p型扩散区域410中的鳍部408上。保护层412(在图4a中也被称为边界层412)形成在p型epi-s/d(p型epi-s/d 406和未示出的p型epi-s/d)上方，从而使它们彼此隔离。采用掩模414来仅从n型扩散区域404去除边界层410的部分，从而在其中暴露p型epi-s/d的部分。暴露的p型epi-s/d从n型扩散区域404中的边界层412的剩余结构412r内被去除，并且由
在剩余结构412r中的凹陷的鳍部402上形成的n型epi-s/d 416(参见图4b)替代。通过以这种方式形成n型epi-s/d 416，边界层412的剩余结构412r为掩模414的变化引起的短路缺陷(即，从p型epi-s/d 406到n型epi-s/d 416)的形成提供了阻挡件。用于去除n型扩散区域404中的边界层412的部分的掩模414比常规方法的掩模具有大得多的可接受的变化范围(即，从d4至d6，如下面解释的)，在该范围内不会创建缺陷，使得所公开的方法更不易受到工艺变化的影响。
34.为了从图1所示的finfet电路100进展到图4a所示的中间制造阶段所示的finfet电路400，p型epi-s/d 406在鳍部408和402凹陷之后形成在鳍部408上，并且p型epi-s/d(未示出)也形成在鳍部402上。保护层412形成在鳍部408上的p型epi-s/d 406上方以及鳍部402上的p型epi(未示出)上方。掩模414形成在保护层412上方。端面414e与虚线d5对齐。在鳍部402之上的未被掩模414覆盖的区域中(即，虚线d5的右侧)，去除保护层412的处于p型epi-s/d上侧的部分(未示出)，并且随后，从保护层412的剩余结构412r内去除(例如通过选择性蚀刻)未示出的p型epi-s/d。图4a中的虚线d4至d6图示了由掩模414提供的覆盖范围的可接受的变化范围。即，只要掩模414的端面414e在虚线d4和虚线d6之间对齐，所公开的示例性工艺就不会创建缺陷。因此，从中心虚线d5开始，在一个方向上的最大可接受的变化(例如，从虚线d5到虚线d4的距离418)远大于图2中的虚线d1和d2之间的距离212。因此，本文公开的示例性工艺不易受掩模变化的影响，并且避免或防止了短路缺陷。
35.图4b图示了图4a中的finfet电路400在图4a之后的制造阶段中的截面图。此处，n型epi-s/d 416形成在保护层412的剩余结构412r中的鳍部402上。在形成n型epi-s/d 416之后，在保护层412上方以及n型epi-s/d 416的未被保护层412覆盖的部分上方形成蚀刻停止层422。在图4b中，保护层412与蚀刻停止层422组合在一起可以被称为边界层424，边界层424在finfet电路400中具有第一厚度424t。层间电介质(ild)426形成在蚀刻停止层422上方，并且电接触部427形成在ild 426内用于为在衬底428的p型扩散区域410中形成的p型epi-s/d 406和在n型扩散区域404中形成的n型epi-s/d 416提供外部连接部。
36.图5是图示了制造finfet电路(诸如图4b中的finfet电路400)的示例性工艺500的流程图，在示例性工艺500中通过为p型epi-s/d上的n型epi材料的形成提供阻挡件，来降低对于掩模变化引起的短路缺陷的易受影响性。工艺500旨在在鳍部402上形成n型epi-s/d416，n型epi-s/d 416基本上平行于finfet电路400中的鳍部408上的p型epi-s/d 406。工艺500包括形成从衬底428的p型扩散区域410延伸的第一鳍部408和从衬底428的n型扩散区域404延伸的、基本上平行于第一鳍部408的第二鳍部402(框502)。工艺500包括在第一鳍部408上形成第一p型epi-s/d 406，并且在第二鳍部402上形成第二p型epi-s/d(框504)。工艺500还包括在第一p型epi-s/d406和第二p型epi-s/d上形成边界层412(框506)。工艺500还包括去除边界层412的部分以暴露第二p型epi-s/d的部分(框508)。工艺500包括从第二鳍部402之上的边界层412的剩余结构412r内去除第二p型epi-s/d(框510)，以及在第二鳍部402之上的边界层412的剩余结构412r内形成第二鳍部402上的n型epi-s/d 416(框512)。
37.图6a和图6b是图示了示例性工艺600的流程图，工艺600是图5中的工艺500的一个特定方面。下面参照图7a至图7t所图示的finfet电路700的制造阶段来描述工艺600。图7a至图7t中的每一个都包括finfet电路700的平面图的图示(类似于图1中的finfet电路100的平面图)以及finfet电路700的部分的截面图的至少一个图示(类似于图4b)。图7a至图7t
根据工艺600图示了对应于图4b中的finfet电路400的finfet电路700的相应的制造阶段。finfet电路700例如可以是静态随机存取存储器(sram)位电路、互补金属氧化物半导体(cmos)逻辑电路、或包括pfet和nfet两者的其他类型的电路。finfet电路700可以是更大规模的电路(未示出)的部分。
38.图7a图示了形成从衬底706的p型扩散区域704延伸的第一鳍部702和从衬底706的n型扩散区域710延伸的、基本上平行于第一鳍部702的第二鳍部708的制造阶段(框602)。sti 712覆盖鳍部702和708旁边、以及鳍部702和708之间的衬底706。图7a中的截面图截取自finfet电路700的图7a中的平面图的横截面a-a'，finfet电路700类似于图1中的finfet电路100。图7a中的平面图包括p型扩散区域704中的第二p型鳍部702'和n型扩散区域710中的第二n型鳍部708'。sti 712形成在衬底706的顶部，并且在第一鳍部702和第二鳍部708的旁边。
39.如图7b所示，鳍部708、702、702'和708'沿相应的纵轴a7a至a7d在第一方向上基本上平行于彼此延伸。图7b图示了已经在图7a中的鳍部702和708上方以及sti 712的部分上形成了虚设栅极714的制造阶段。虚设栅极714沿纵轴a7e和a7f形成，纵轴a7e和a7f正交于鳍部708和702的纵轴a7a至a7b。虚设栅极714使鳍部702和708的沟道区域702c和708c隔离，沟道区域702c和708c将成为在鳍部702和708中形成的pfet和nfet的沟道区域。图7b中的截面图分别截取自图7b的平面图中的线b1-b1'和b2-b2'。如线b1-b1'处的横截面所示，虚设栅极714可以包括多个层。在图7b所示的示例中，虚设栅极714包括直接在鳍部702和708以及sti 712上形成的氧化物716。虚设栅极714还包括在氧化物716上方形成的虚设层718，诸如多晶硅。可以是sin的硬掩模720形成在虚设层718上方。在线b2-b2'处的横截面处，没有虚设栅极714形成在鳍部702和708以及sti 712上方。
40.在图7c所示的制造阶段，栅极间隔件722被沉积在图7b中的finfet电路700上方。如图7c中的截面图(截取自图7c中的平面图中的线c-c')所示，栅极间隔件722覆盖第一鳍部702和第二鳍部708。栅极间隔件722是在finfet电路700中的结构的竖直和水平表面上形成的层。在虚设栅极714的侧壁714w上形成的栅极间隔件722用于在随后的制造阶段用导电栅极替代虚设栅极714。
41.在图7d所图示的制造阶段中，从图7c中的finfet电路700的水平表面去除(例如蚀刻掉)栅极间隔件722，并且保留虚设栅极714的侧壁714w上的栅极间隔件722。截取自图7d中的平面图的线d-d'的截面图示出了鳍部702和708已经向下凹陷至sti 712的水平。具体地，sti 712是鳍部702和708的两侧的衬底706上的层，并且使鳍部702和708凹陷到对应于sti 712的顶表面的水平的高度。因此，在图7d所示的制造阶段，只有虚设栅极714以及鳍部702和708的沟道区域702c和708c在sti 712的水平之上延伸。
42.图7e图示了在图7d中的finfet电路700中分别在第一鳍部702上形成第一p型epi-s/d 724并且在第二鳍部708上形成第二p型epi-s/d 726的工艺600中的制造阶段(框604)。p型epi-s/d 724和726可以具有例如由外延sige或掺杂有硼(b)或另一种材料的另一种半导体材料形成的晶体结构。在线e-e'处的截面图中，p型epi-s/d 724和726从sti 712之上的凹陷的鳍部702和708向上延伸。
43.图7f图示了在图7e中的finfet电路700中形成保护层728的制造阶段，保护层728在第一p型epi-s/d 724上具有第一厚度并且在第二p型epi-s/d 726上具有第一厚度(框
606)。如线f-f'处的截面图所示，保护层728也可以形成在sti 712上。在本文中保护层也可以单独地或与至少一个其他层组合在一起被称为边界层。
44.图7g图示了在图7f中的finfet电路700中形成掩模730的制造阶段，掩模730覆盖第一p型epi-s/d 724并且暴露第二p型epi-s/d 726的部分(726s)(框608)。掩模730被形成为覆盖第一p型epi-s/d 724和第二p型epi-s/d 726上的保护层728的层。去除掩模730的部分，使得剩余的掩模730在第一p型epi-s/d 724上方和第二p型epi-s/d 726的至少部分上方连续延伸，使得端面730e形成在第二p型epi-s/d 726上方。另外，图7g图示了去除保护层728的未被掩模730覆盖的部分以暴露第二p型epi-s/d 726的部分726s的制造阶段(框610)。具体地，图7g图示了去除第二p型epi-s/d 726上的保护层728的未被掩模730覆盖的部分，以暴露第二p型epi-s/d 726的暴露的部分726s。截取自线g-g'的截面图图示了掩模730的端面730e在第二鳍部708上的第二p型epi-s/d 726上方对齐，使得掩模730覆盖第二p型epi-s/d 726的至少一些部分但非全部。端面730e被定位在可接受的变化范围内，该变化范围对应于图4a中的虚线d4至d6。利用所示的端面730e，没有创建缺陷。去除保护层728的不在掩模730下方和第二p型epi-s/d 726下方的部分。因此，暴露了第二p型epi-s/d 726的表面的部分726s。
45.图7h图示了在图7g中的finfet电路700中从第二鳍部708之上的保护层728的剩余结构728r内去除第二p型epi-s/d 726的制造阶段(框612)。具体地，去除第二p型epi-s/d 726可以包括选择性地蚀刻第二p型epi-s/d 726。保护层728保护第一p型epi-s/d 724免受用于去除第二p型epi-s/d 726的工艺的影响。如图7g所示，在保护层728的部分被去除的情况下，图7g中的第二p型epi-s/d 726的暴露的部分726s被暴露于例如从保护层728的剩余结构728r内的第二鳍部708去除第二p型epi-s/d 726的化学蚀刻工艺。另外，图7h所图示的制造阶段包括去除掩模730，留下剩余结构728r的至少一端。
46.图7i是截取自图7h的平面图中的线h-h'处的横截面的finfet电路700的透视图。图7i图示了在去除第二p型epi-s/d 726之后保留在第二鳍部708上方的保护层728的剩余结构728r，并且也示出了被掩模730下方的保护层728保护的第一p型epi-s/d 724。保护层728的剩余结构728r可以至少在一端通过附接至虚设栅极714而耦合并且在结构上被支撑。将是nfet的沟道区域的沟道区域708c将被电耦合至n型epi-s/d，该n型epi-s/d将形成在已经凹陷的第二鳍部708上。在图7i中不可见的对应结构将在虚设栅极714的相对侧形成在第二鳍部708的另一个凹陷的部分上。
47.图7j图示了在第二鳍部708之上的保护层728的剩余结构728r内形成第二鳍部708上的n型epi-s/d 732的示例性工艺600的制造阶段(框614)。截取自线j-j'的截面图对应于截取自图7h中的线h-h'的截面图。例如，n型epi-s/d 732可以由掺杂有砷(as)或磷(p)的硅或另一种材料形成。
48.图7k图示了在图7j中的finfet电路700中在第一p型epi-s/d 724和n型epi-s/d 732上的保护层728上方以及n型epi-s/d 732的未被保护层728覆盖的部分上方形成蚀刻停止层734的制造阶段(框616)。蚀刻停止层734与保护层728一起在本文中可以被称为第一p型epi-s/d 724和n型epi-s/d 732上的边界层736。截取自图7k中的线k-k'的截面图示出了，第一p型epi-s/d 724和n型epi-s/d 732两者上方的边界层736的厚度包括保护层728的厚度和蚀刻停止层734的厚度。
49.图7l图示了在图7k中的finfet电路700中在第一p型epi-s/d 724和n型epi-s/d 732上的蚀刻停止层734上方形成ild 738的制造阶段(框618)。如截取自线l1-l1'和l2-l2'的截面图所示，ild 738的高度可以对应于虚设栅极714的硬掩模720的高度。ild 738的高度可以通过将ild 738沉积到高于虚设栅极714的高度并且执行化学机械抛光(cmp)以将ild 738的高度降低到ild 738的高度来进行设置。
50.图7m图示了在图7l中的finfet电路700中在虚设栅极714中形成栅极切口的制造阶段。更具体地，如截取自线m-m'的截面图所示，硬掩模720、虚设层718和氧化物716中的每一个的部分被去除，并且由第一p型epi-s/d 724和n型epi-s/d 732之间的栅极切口填充物740替代。栅极切口填充物740提供相应的导电栅极(稍后形成的)之间的电隔离。
51.图7n图示了在图7m中的finfet电路700中从虚设栅极714的虚设层718去除硬掩模720的制造阶段。与图7m相比，如截取自线n-n'的截面图所示，对应于硬掩模720的厚度的栅极切口填充物740的顶部部分也被去除。
52.图7o图示了在图7n中的finfet电路700中去除虚设层718和氧化物716的制造阶段，如截取自线o-o'的横截面所示。图7o中的平面图示出了，到该制造阶段为止，未去除在虚设栅极714的侧壁714w上形成的栅极间隔件722。截取自线o-o'的截面图图示了栅极切口填充物740保持在第一鳍部702和第二鳍部708的沟道区域702c和708c之间的适当位置。
53.图7p图示了在图7o中的finfet电路700中在栅极间隔件722之间的空间中形成第一p型epi-s/d 724和n型epi-s/d 732上的替代金属栅极(rmg)742的制造阶段，如截取自线p-p'的横截面所示。rmg 742包括直接在第一鳍部702和第二鳍部708的沟道区域702c和708c上形成的高k层742h。rmg 742可以由金属或另一导电材料742c形成在高k层742h上方。
54.图7q图示了在图7p中的finfet电路700中使rmg 742凹陷并且在导电材料742c上形成牺牲层744的制造阶段，如截取自线q-q'的横截面所示。例如，牺牲层744可以包括sin。可以通过例如cmp工艺使finfet电路700重新表面化，使得牺牲层744的高度对应于ild 738的高度。
55.图7r图示了在图7q中的finfet电路700上形成接触ild 746的制造阶段，如截取自线r-r'的横截面所示。接触ild 746形成在ild 738和牺牲层744上方。
56.图7s图示了在图7r中的finfet电路700中在第一p型epi-s/d 724上方的接触ild 746和ild 738中形成第一空隙748p的制造阶段(框620)，如截取自线s-s'的横截面所示。图7s所图示的制造阶段还包括去除蚀刻停止层734的在第一空隙748p之下的部分和保护层728的在第一空隙748p之下的部分，以暴露第一p型epi-s/d 724的接触部分724c(框622)。图7s所图示的制造阶段还包括在n型epi-s/d 732上方的接触ild 746和ild 738中形成第二空隙748n(框624)。图7s所图示的制造阶段还包括去除蚀刻停止层734的在第二空隙748n之下的部分，以暴露n型epi-s/d 732的接触部分732c(框626)。
57.图7t图示了用导电材料750填充第一空隙748p和第二空隙748n，以分别形成到第一p型epi-s/d 724和n型epi-s/d 732的电接触部752p和752n的制造阶段(框628)。形成电接触部752p和752n还可以包括在用导电材料750填充第一空隙748p和第二空隙748n之前，在第一空隙748p和第二空隙748n中的每一个中形成衬里754。如截取自线t-t'的横截面所示，图7t中的finfet电路700可以是图4b中的finfet电路400。
58.通过采用图6a至图6b和7a至图7t所图示的通过替代p型epi-s/d来形成n型epi-s/
d的示例性工艺，与常规方法相比，降低了对工艺变化的易受影响性。为了更好地理解所公开的示例性工艺的不同方面，参照截面图8a至图8g提供了对常规工艺的更详细的解释，图8a至图8g类似于截取自图1中的finfet电路100的线z-z'的图2、图3a-1、图3a-2、图3b-1和图3b-2。图8a至图8f图示了随后的制造阶段，诸如图2、图3a-1、图3a-2、图3b-1和图3b-2所图示的制造阶段。
59.图8a图示了其中在n型扩散区域806中的鳍部804上方形成栅极间隔件802的制造阶段，栅极间隔件802对应于图2中的栅极间隔件204。另外，在衬底814的p型扩散区域812中的鳍部810上形成p型epi-s/d 808，p型epi-s/d 808对应于图2的p型epi-s/d 202，衬底814对应于图1中的finfet电路100中的衬底110。
60.图8b图示了在p型epi-s/d 808和栅极间隔件802上方形成阻隔层816的制造阶段。
61.图8c图示了图2所示的制造阶段，在该制造阶段中，掩模818被形成为具有在不会形成缺陷的可接受的变化范围内的端面818e。图8c中的可接受的变化范围在虚线d7和d9之间，其中d7与p型epi-s/d 808上的阻隔层816的端点对齐，d9与鳍部804上的阻隔层816对齐，并且d8在虚线d7和d9之间的可接受的变化范围的中心。如上面相对于图2讨论的，如果掩模818的端面818e与虚线d9的右侧对齐，在鳍部804上的阻隔层816上方延伸，则可能无法去除阻隔层816的残留部分。这样的残留部分可能会干扰鳍部804上的n型epi-s/d的形成。如果掩模818的端面818e与虚线d7的左侧对齐，与阻隔层816重叠，并且也可能与p型epi-s/d 808重叠，则可能在鳍部804上形成n型epi-s/d期间暴露p型epi-s/d 808的部分，在要在鳍部804和810上形成的pfet和nfet之间创建不期望的电连接(即，短路缺陷)。因此，从虚线d8来看，在一个方向上的最大可接受的变化例如是从虚线d8到虚线d7的距离819。
62.由于虚线d7和d9之间的窄的可接受的变化范围，常规工艺易受短路缺陷的影响。随着技术的进步，期望减小finfet电路中的相邻的鳍部之间的距离。因此，常规工艺的短路缺陷易受影响性将成为一个更大的问题。
63.继续对常规工艺的描述，图8d图示了这样的制造阶段，在该制造阶段中已经从未被掩模818覆盖的区域去除了栅极间隔件802，并且去除了阻隔层816。另外，与图8c中的电路相比，鳍部804已经凹陷。图8e图示了在鳍部804上形成n型epi-s/d 822，而没有短路缺陷。图8e还示出了已经去除了掩模818。图8f图示了蚀刻停止层824的形成、ild 826的沉积、以及接触部828的形成。
64.图8g是由本文公开的示例性工艺600形成的图7t中的finfet电路700的图示。图8f和图8g并排呈现以供比较，以便于识别有区别的方面。具体地，在图8f中的常规工艺中，蚀刻停止层824和阻隔层816两者都在p型epi-s/d 808和ild 826之间，但只有蚀刻停止层824在n型epi-s/d 822和ild 826之间。相比之下，在finfet电路700中，第一p型epi-s/d 724和n型epi-s/d 732都具有保护层728和在其上形成的蚀刻停止层734。因为n型epi-s/d 732是通过替代工艺在保护层728的剩余结构728r内形成的，所以保护层728和蚀刻停止层734都在n型epi-s/d 732和ild 738之间。因此，图7t和图8g中的finfet电路700包括边界层736，边界层736在ild 738和第一p型epi-s/d 724之间具有厚度并且在ild 738和n型epi-s/d 732之间具有该厚度(即，相同的厚度)。
65.在基于示例性工艺600的图4b和图7t所示的实施例中，保护层728和蚀刻停止层734一起在第一p型epi-s/d 724和n型epi-s/d 732上方形成边界层736。图9a和图9b是图示
了工艺600的另一个特定方面的工艺900的流程图。下面参照图10a至图10q所图示的finfet电路1000的制造阶段来描述工艺900。类似于图7a至图7t，图10a至图10q中的每一个包括finfet电路1000的平面图的图示以及finfet电路1000的部分的截面图的至少一个图示。
66.图10a是工艺900中的finfet电路1000的制造阶段的图示。图10a包括截取自finfet电路1000的平面图的线a-a'的截面图，其对应于图7c所图示的制造阶段。如图10a所示，工艺900包括形成从衬底1006的p型扩散区域1004延伸的第一鳍部1002和从衬底1006的n型扩散区域1010延伸的、基本上平行于第一鳍部1002的第二鳍部1008(框902)。第一鳍部1002和第二鳍部1008在下文中可以被称为鳍部1002和鳍部1008。图10a也示出了栅极间隔件1012，栅极间隔件1012是在finfet电路1000中的第一鳍部1002和第二鳍部1008的竖直和水平表面上形成的层。
67.图10b图示了这样的制造阶段，在该制造阶段中，从finfet电路1000的水平表面去除(例如蚀刻掉)栅极间隔件1012，并且保留虚设栅极1014的侧壁1014w上的栅极间隔件1012。截取自图10b中的平面图的线b-b'的截面图示出了鳍部1002和1008已经向下凹陷至sti 1016的水平。
68.图10c图示了分别在图10b中的finfet电路1000中的第一鳍部1002上形成第一p型epi-s/d 1018并且在第二鳍部1008上形成第二p型epi-s/d 1020的工艺900中的制造阶段(框904)。
69.图10d图示了形成图10c中的finfet电路1000的蚀刻停止层1022的制造阶段，蚀刻停止层1022在第一p型epi-s/d 1018上具有第一厚度并且在第二p型epi-s/d 1020上具有第一厚度(框906)。蚀刻停止层1022也形成在sti 1016上。蚀刻停止层1022在所公开工艺的这个方面中也可以被称为边界层。另外，图10d所图示的制造阶段实施包括在第一鳍部1002上的第一p型epi-s/d 1018上以及第二鳍部1008上的第二p型epi-s/d 1020上的蚀刻停止层1022上方形成ild 1024(框908)。
70.图10e图示了在图10d中的finfet电路1000的ild 1024上形成掩模1026的工艺900中的制造阶段，掩模1026在第二p型epi-s/d 1020上方具有开口1028(框910)。图10e所图示的制造阶段还包括在finfet电路1000中在ild 1024中形成从掩模1026中的开口1028向下到第二p型epi-s/d 1020的第一空隙1030(框912)。图10e所图示的制造阶段还包括在finfet电路1000中去除第二p型epi-s/d 1020上的蚀刻停止层1022的在第一空隙1030之下的部分(框914)。可以分别地或在单个工艺中去除ild 1024中的第一空隙1030和第二p型epi-s/d 1020上的蚀刻停止层1022的部分。
71.图10f图示了从图10e中的finfet电路1000的蚀刻停止层1022的剩余结构1022r内去除第二p型epi-s/d 1020(框916)的工艺900中的制造阶段，如截取自线f-f'的横截面所示。掩模1026也被去除。例如，可以通过选择性蚀刻工艺去除第二p型epi-s/d 1020。在去除第二p型epi-s/d 1020之后，蚀刻停止层1022的剩余结构1022r保留在ild 1024内部。
72.图10g图示了在图10f中的finfet电路1000中在第二鳍部1008之上的蚀刻停止层1022的剩余结构1022r内形成第二鳍部1008上的n型epi-s/d 1032的工艺900中的制造阶段(框918)，如截取自线g-g'的横截面所示。形成n型epi-s/d 1032可以包括在ild 1024中的第一空隙1030之下在第二鳍部1008上生长n型epi-s/d 1032。
73.图10h图示了在图10g中的finfet电路1000中在ild 1024中的第一空隙1030之下
的n型epi-s/d 1032上形成蚀刻停止补片1034的工艺900中的制造阶段(框920)，如截取自线h-h'的横截面所示。
74.图10i图示了包括在蚀刻停止补片1034之上用ild材料1036填充ild 1024中的第一空隙1030的工艺900中的制造阶段(框922)，如截取自线i-i'的横截面所示。
75.图10j图示了在图10i中的finfet电路1000中在虚设栅极1014中形成栅极切口1038的制造阶段。更具体地，如截取自线j-j'的截面图所示，硬掩模1040、虚设层1042和氧化物1044中的每一个的部分从栅极切口1038被去除，并且由栅极切口填充物1046替代。栅极切口填充物1046使分别在第一鳍部1002和第二鳍部1008的沟道区域1002c和1008c上方形成的导电栅极的部分电隔离。
76.图10k图示了在图10j中的finfet电路1000中从虚设栅极1014去除硬掩模1040的制造阶段。如截取自线k-k'的截面图所示，对应于硬掩模1040的厚度的栅极切口填充物1046的顶部部分也被去除。
77.图10l图示了在图10k中的finfet电路1000中去除虚设层1042和氧化物1044的制造阶段，如截取自线l-l'的横截面所示。图10l中的平面图示出了，在该制造阶段，未去除在虚设栅极1014的侧壁1014w上形成的栅极间隔件1012。截取自线l-l'的截面图图示了栅极切口填充物1046保持在第一鳍部1002和第二鳍部1008之间的适当位置。
78.图10m图示了在图10l中的finfet电路1000中在栅极间隔件1012之间的空间中形成第一鳍部1002和第二鳍部1008上的rmg 1048的制造阶段，如截取自线m-m'的横截面所示。rmg 1048包括直接在第一鳍部1002和第二鳍部1008上形成的高k层1048h。rmg 1048可以由金属或另一导电材料1048c形成在高k层1048h上。
79.图10n图示了在图10m中的finfet电路1000中使rmg 1048凹陷并且形成牺牲层1050的制造阶段，如截取自线n-n'的横截面所示。可以通过例如cmp工艺使finfet电路1000重新表面化，使得牺牲层1050的高度对应于ild 1024的高度。
80.图10o图示了在图10n中的finfet电路1000上方形成接触ild 1052的制造阶段，如截取自线o-o'的横截面所示。
81.图10p图示了在图10o中的finfet电路1000中在第一p型epi-s/d 1018上方的接触ild 1052和ild 1024中形成第二空隙1054p的制造阶段(框924)，如截取自线p-p'的横截面所示。图10p所图示的制造阶段还包括去除蚀刻停止层1022的在第二空隙1054p之下的部分以暴露第一p型epi-s/d 1018的接触部分1018c(框926)。图10p所图示的制造阶段还包括在n型epi-s/d 1032上方的ild 1024中形成第三空隙1054n(框928)。图10p所图示的制造阶段还包括去除蚀刻停止层1022和/或蚀刻停止补片1034的在第三空隙1054n之下的部分，以暴露n型epi-s/d 1032的接触部分1032c(框930)。
82.图10q图示了用导电材料1056填充第二空隙1054p和第三空隙1054n，以分别形成到第一p型epi-s/d 1018和n型epi-s/d 1032的电接触部1056p和1056n的制造阶段(框932)。
83.图11a是根据常规工艺的电路的图8f所示的截面图的副本。图11b是图10q中的finfet电路1000。图11a和图11b并排呈现以供比较，以便于识别有区别的方面。具体地，在根据图11a中的常规工艺的截面图中，蚀刻停止层824和阻隔层816在p型epi-s/d 808和ild 826之间。只有蚀刻停止层824在n型epi-s/d 822和ild 826之间。相比之下，因为图11b中的
n型epi-s/d 1032是通过替代工艺在蚀刻停止层1022的剩余结构1022r内形成的，只有蚀刻停止层1022在n型epi-s/d 1032和ild 1024之间。因此，在finfet电路1000中，第一p型epi-s/d 1018和n型epi-s/d 1032中的每一个仅通过蚀刻停止层1022与ild分隔开。因此，图10q和图11b中的finfet电路1000包括边界层(例如，蚀刻停止层1022)，该边界层在ild 1024和第一p型epi-s/d 1018之间具有厚度并且在ild 1024和n型epi-s/d 1032之间具有该厚度(即，相同的厚度)。
84.根据本文公开的任何方面、如图4b、图7t、图10q和图11b中的任何一个所图示的finfet电路可以被提供在、或被集成到任何基于处理器的设备中，该finfet电路包括在衬底的n型扩散区域中的鳍部上形成的n型epi-s/d，该n型epi-s/d基本上平行于p型扩散区域中的鳍部上的p型epi-s/d，该finfet电路具有对于在p型epi-s/d上形成n型epi材料的阻挡件，降低了对掩模变化引起的短路缺陷的易受影响性。非限制性示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(gps)设备、移动电话、蜂窝电话、智能电话、会话发起协议(sip)电话、平板电脑、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如智能手表、健康或健身追踪器、眼镜等)、台式计算机、个人数字助理(pda)、监测器、计算机监测器、电视、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频盘(dvd)播放器、便携式数字视频播放器、汽车、车辆组件、航空电子系统、无人机以及多轴直升机。
85.在这个方面，图12图示了包括finfet电路的基于处理器的系统1200的示例，该finfet电路包括在衬底的n型扩散区域中的鳍部上形成的n型epi-s/d，该n型epi-s/d基本上平行于p型扩散区域中的鳍部上的p型epi-s/d，该finfet电路具有对于在p型epi-s/d上形成n型epi材料的阻挡件，降低了对掩模变化引起的短路缺陷的易受影响性，该finfet电路包括但不限于图4b、图7t、图10q和图11b中以及根据本文公开的任何方面的电路。在该示例中，基于处理器的系统1200包括一个或多个中央处理器单元(cpu)1202，cpu 1202也可以被称为cpu或处理器核心，一个或多个cpu 1202均包括一个或多个处理器1204。(一个或多个)cpu 1202可以具有缓存存储器1206，缓存存储器1206耦合至(一个或多个)处理器1204以用于快速访问临时储存的数据。作为示例，(一个或多个)处理器1204可以包括finfet电路，该finfet电路包括在衬底的n型扩散区域中的鳍部上形成的n型epi-s/d，该n型epi-s/d基本上平行于p型扩散区域中的鳍部上的p型epi-s/d，该finfet电路具有对于在p型epi-s/d上形成n型epi材料的阻挡件，降低了对掩模变化引起的短路缺陷的易受影响性，该finfet电路包括但不限于图4b、图7t、图10q和图11b中以及根据本文公开的任何方面的电路。(一个或多个)cpu 1202耦合至系统总线1208，并且可以与基于处理器的系统1200中所包括的主设备和从设备互连。众所周知，(一个或多个)cpu 1202通过在系统总线1208上交换地址、控制和数据信息来与这些其他设备进行通信。例如，(一个或多个)cpu 1202可以将总线事务请求传递给作为从设备的示例的存储器控制器1210。尽管未在图12中图示，但可以提供多个系统总线1208，其中每个系统总线1208构成不同的结构。
86.其他主设备和从设备可以连接至系统总线1208。如图12所图示的，作为示例，这些设备可以包括包含存储器控制器1210和一个或多个存储器阵列1214的存储器系统1212、一个或多个输入设备1216、一个或多个输出设备1218、一个或多个网络接口设备1220、以及一
个或多个显示控制器1222。存储器系统1212、一个或多个输入设备1216、一个或多个输出设备1218、一个或多个网络接口设备1220、和一个或多个显示控制器1222中的每一个可以包括如图4b、图7t、图10q和图11b中的任何一个所图示的、以及根据本文公开的任何方面的finfet电路，该finfet电路包括在衬底的n型扩散区域中的鳍部上形成的n型epi-s/d，该n型epi-s/d基本上平行于p型扩散区域中的鳍部上的p型epi-s/d，该finfet电路具有对于在p型epi-s/d上形成n型epi材料的阻挡件，降低了对掩模变化引起的短路缺陷的易受影响性。(一个或多个)输入设备1216可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(一个多个)输出设备1218可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(一个或多个)网络接口设备1220可以是被配置为允许将数据交换到网络1224和从网络1224交换数据的任何设备。网络1224可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(lan)、无线局域网(wlan)、广域网(wan)、bluetooth
tm
网络和互联网。(一个或多个)网络接口设备1220可以被配置为支持所期望的任何类型的通信协议。
87.(一个或多个)cpu 1202也可以被配置为访问系统总线1208(一个或多个)上的显示控制器1222，以控制发送给一个或多个显示器1226的信息。(一个或多个)显示控制器1222经由一个或多个视频处理器1228将要显示的信息发送给(一个或多个)显示器1226，视频处理器1228将要显示的信息处理为适合(一个或多个)显示器1226的格式。(一个或多个)显示器1226可以包括任何类型的显示器，包括但不限于阴极射线管(crt)、液晶显示器(lcd)、等离子体显示器、发光二极管(led)显示器等。(一个或多个)显示控制器1222、(一个或多个)显示器1226、和/或(一个或多个)视频处理器1128可以包括如图4b、图7t、图10q和图11b中的任何一个所图示的、以及根据本文公开的任何方面的finfet电路，该finfet电路包括在衬底的n型扩散区域中的鳍部上形成的n型epi-s/d，该n型epi-s/d基本上平行于p型扩散区域中的鳍部上的p型epi-s/d，该finfet电路具有对于在p型epi-s/d上形成n型epi材料的阻挡件，降低了对掩模变化引起的短路缺陷的易受影响性。
88.图13图示了包括由ic 1302形成的射频(rf)组件的示例性无线通信设备1300，无线通信设备1300中的任何组件都可以包括如图4b、图7t、图10q和图11b中的任何一个所图示的、以及根据本文公开的任何方面的finfet电路，该finfet电路包括在衬底的n型扩散区域中的鳍部上形成的n型epi-s/d，该n型epi-s/d基本上平行于p型扩散区域中的鳍部上的p型epi-s/d，该finfet电路具有对于在p型epi-s/d上形成n型epi材料的阻挡件，降低了对掩模变化引起的短路缺陷的易受影响性。作为示例，无线通信设备1300可以包括任何上面提到的设备、或被提供在任何上面提到的设备中。如图13所示，无线通信设备1300包括收发器1304和数据处理器1306。数据处理器1306可以包括用于储存数据和程序代码的存储器。收发器1304包括支持双向通信的发送器1308和接收器1310。通常，无线通信设备1300可以包括用于任何数量的通信系统和频带的任何数量的发送器1308和/或接收器1310。全部或部分收发器1304可以在一个或多个模拟ic、rf ic(rfic)、混频信号ic等上实施。
89.发送器1308或接收器1310可以用超外差架构或直接转换架构来实施。在超外差架构中，信号在多个阶段中在rf和基带之间进行频率转换，例如对于接收器1310而言，信号在一个阶段中从rf到中频(if)进行频率转换，然后在另一个阶段中从if到基带进行频率转换。在直接转换架构中，信号在一个阶段中在rf和基带之间进行频率转换。超外差和直接转
换架构可以使用不同的电路块和/或具有不同的要求。在图13中的无线通信设备1300中，发送器1308和接收器1310是用直接转换架构实施的。
90.在传输路径中，数据处理器1306处理要传输的数据，并且将i和q模拟输出信号提供给发送器1308。在示例性无线通信设备1300中，数据处理器1306包括数模转换器(dac)1312(1)、1312(2)，数模转换器(dac)1312(1)、1312(2)用于将由数据处理器1306生成的数字信号转换为i和q模拟输出信号(例如，i和q输出电流)，以进行进一步处理。
91.在发送器1308内，低通滤波器1314(1)、1314(2)分别对i和q模拟输出信号进行滤波，以去除由先前的数模转换导致的不期望的信号。放大器(amp)1316(1)、1316(2)分别放大来自低通滤波器1314(1)、1314(2)的信号，并且提供i和q基带信号。上变频转换器1318通过混频器1320(1)、1320(2)，将i和q基带信号与来自tx lo信号生成器1322的i和q传输(tx)本地振荡器(lo)信号一起进行上变频转换，以提供上变频转换的信号1324。滤波器1326对上变频转换的信号1324进行滤波，以去除由频率上变频转换引起的不期望的信号以及接收频带中的噪声。功率放大器(pa)1328放大来自滤波器1326的上变频转换的信号1324，以获得期望的输出功率水平并且提供传输rf信号。传输rf信号通过双工器或开关1330路由，并且经由天线1332传输。
92.在接收路径中，天线1332接收由基站传输的信号并且提供接收到的rf信号，该接收到的rf信号通过双工器或开关1330路由并且被提供给低噪声放大器(lna)1334。双工器或开关1330被设计为以特别的接收(rx)至tx双工器频率间隔进行操作，使得rx信号与tx信号隔离。接收到的rf信号由lna 1334放大，并且由滤波器1336滤波以获得期望的rf输入信号。下变频转换混频器1338(1)、1338(2)将滤波器1336的输出与来自rx lo信号生成器1340的i和q rx lo信号(即，lo_i和lo_q)进行混频，以生成i和q基带信号。i和q基带信号由放大器(amp)1342(1)、1342(2)放大，并且由低通滤波器1344(1)、1344(2)进一步滤波以获得i和q模拟输入信号，该i和q模拟输入信号被提供给数据处理器1306。在该示例中，数据处理器1306包括模数转换器(adc)1346(1)、1346(2)，模数转换器(adc)1346(1)、1346(2)用于将模拟输入信号转换为要由数据处理器1306进一步处理的数字信号。
93.在图13的无线通信设备1300中，tx lo信号生成器1322生成用于频率上变频转换的i和q tx lo信号，而rx lo信号生成器1340生成用于频率下转换的i和q rx lo信号。每个lo信号都是具有特定基频的周期性信号。tx锁相环(pll)电路1348从数据处理器1306接收定时信息，并且生成用于调整来自tx lo信号生成器1322的tx lo信号的频率和/或相位的控制信号。类似地，rx pll电路1350从数据处理器1306接收定时信息，并且生成用于调整来自rx lo信号生成器1340的rx lo信号的频率和/或相位的控制信号。
94.本领域技术人员还将了解的是，结合本文公开的各方面描述的各种说明性逻辑块、模块、电路和算法可以被实施为电子硬件、储存在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文描述的主设备和从设备可以在任何电路、硬件组件、ic、或ic芯片中采用。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为储存所期望的任何类型的信息。为了清晰地图示这种可互换性，各种说明性组件、框、模块、电路和步骤已经在上面按照其功能性进行了总体描述。如何实施这样的功能性取决于特定应用、设计选择、和/或施加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式实施所描述的功能性，但是这样的实施决策不应
当被解释为导致脱离本公开的范围。
95.结合本文公开的各个方面描述的各种说明性逻辑块、模块和电路可以用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或者其他可编程逻辑设备、分立门(discrete gate)或晶体管逻辑、分立硬件组件或者被设计为执行本文描述的功能的其任何组合来实施或执行。处理器可以是微处理器，但是在替代方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器也可以被实施为计算设备的组合(例如，dsp和微处理器的组合、多个微处理器、与dsp核心结合的一个或多个微处理器或者任何其他这种配置)。
96.本文公开的各方面可以被具体化为硬件和硬件中所储存的指令，并且可以驻留在例如随机存取存储器(ram)、闪存存储器、只读存储器(rom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、寄存器、硬盘、可移除磁盘、cd-rom、或本领域已知的任何其他形式的计算机可读介质中。示例性储存介质耦合至处理器，使得处理器可以从储存介质读取信息并且向储存介质写入信息。在替代方案中，储存介质可以集成到处理器。处理器和储存介质可以驻留在asic中。asic可以驻留在远程站中。在替代方案中，处理器和储存介质可以作为分立的组件驻留在远程站、基站、或服务器中。
97.也要注意的是，在本文的任何示例性方面中描述的操作步骤被描述以提供示例和讨论。所描述的操作可以以不同于所图示的序列的许多不同序列来执行。此外，在单个操作步骤中描述的操作实际上可以在多个不同的步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可以进行组合。要理解的是，流程图中图示的操作步骤可以进行许多不同的修改，这对于本领域技术人员来说将是显而易见的。本领域技术人员也将理解的是，信息和信号可以使用多种不同的技术和科技中的任何一种来表示。例如，在上面整个说明书可能提到的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子、或其任何组合表示。
98.提供了本公开的先前描述内容，以使本领域的任何技术人员能够制造或使用本公开。对于本领域技术人员来说，本公开的各种修改形式将是显而易见的，并且本文定义的一般性原理可以被应用于其他变化形式。因此，本公开不旨在被限制于本文描述的示例和设计，而是被赋予与本文公开的原理和新颖性特征一致的最宽的范围。