移位寄存器、栅极驱动电路和显示装置的制作方法

1.本发明涉及显示领域，特别涉及一种移位寄存器、栅极驱动电路和显示装置。


背景技术：

2.阵列基板行驱动(gate driver on array，简称goa)作为一种高技术水平设计结构，在显示产品中已经被广泛应用。goa电路最大的优点由于省去了栅极驱动芯片(gate driver ic)，降低了成本，并减小了产品边框。
3.在实际应用中发现，在显示装置的开机时刻至显示装置呈现第一帧画面的时段内，显示装置会出现“闪横亮线”的问题。


技术实现要素：

4.本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器、栅极驱动电路和显示装置。
5.第一方面，本公开实施例提供了一种移位寄存器，包括：
6.预充复位电路，与预充信号输入端、复位信号输入端、上拉节点连接，配置为响应于所述预充信号输入端所提供有效电平信号的控制将有效电平信号写入至所述上拉节点，以及响应于所述复位信号输入端所提供有效电平信号的控制将非有效电平信号写入至所述上拉节点；
7.驱动输出电路，与时钟信号输入端、所述上拉节点、驱动信号输出端连接，配置为响应于所述上拉节点处有效电平信号的控制，将所述时钟信号输入端所提供的时钟信号写入至所述驱动信号输出端；
8.输出降噪电路，与降噪信号输入端、降噪控制信号输入端、所述驱动信号输出端连接，配置为响应于所述降噪控制信号输入端所提供有效电平信号的控制将所述降噪信号输入端所提供的非有效电平信号写入至所述驱动信号输出端，以对所述驱动信号输出端进行降噪。
9.在一些实施例中，所述降噪信号输入端为接地端或者为提供非有效电平信号的电源端。
10.在一些实施例中，所述输出降噪电路包括：输出降噪晶体管；
11.所述输出降噪晶体管的控制极与所述降噪控制信号输入端连接，所述输出降噪晶体管的第一极与所述降噪信号输入端连接，所述输出降噪晶体管的第二极与所述驱动信号输出端连接。
12.在一些实施例中，移位寄存器还包括：
13.级联输出电路，与所述时钟信号输入端、所述上拉节点、级联信号输出端连接，配置为响应于所述上拉节点处有效电平信号的控制，将所述时钟信号输入端所提供的时钟信号写入至所述级联信号输出端。
14.在一些实施例中，移位寄存器还包括：
15.第一下拉控制电路，与所述上拉节点、第一下拉节点连接，配置为响应于所述上拉节点处有效电平信号的控制将非有效电平信号写入至第一下拉节点，以及响应于所述上拉节点处非有效电平信号的控制将有效电平信号写入至所述第一下拉节点；
16.第二下拉控制电路，与所述上拉节点、第二下拉节点连接，配置为响应于所述上拉节点处有效电平信号的控制将非有效电平信号写入至第二下拉节点，以及响应于所述上拉节点处非有效电平信号的控制将有效电平信号写入至所述第二下拉节点；
17.上拉控制电路，与所述上拉节点、所述第一下拉节点，第二下拉节点连接，配置为响应于所述第一下拉节点处有效电平信号的控制将非有效电平信号写入至所述上拉节点，以及响应于所述第二下拉节点处有效电平信号的控制将非有效电平信号写入至所述上拉节点；
18.全局复位电路，与全局复位控制信号输入端、上拉节点连接，配置为响应于所述全局复位控制信号输入端所提供有效电平信号的控制将非有效电平信号写入至所述上拉节点；
19.所述驱动输出电路还与所述第一下拉节点和第二下拉节点连接，所述驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将非有效电平信号写入至所述驱动信号输出端，以及响应于所述第二下拉节点处有效电平信号的控制将非有效电平信号写入至所述驱动信号输出端；
20.所述级联输出电路还与所述第一下拉节点和第二下拉节点连接，所述级联输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将非有效电平信号写入至所述级联信号输出端，以及响应于所述第二下拉节点处有效电平信号的控制将非有效电平信号写入至所述级联信号输出端。
21.在一些实施例中，所述预充复位电路包括第一晶体管和第二晶体管，所述第一下拉控制电路包括第三晶体管和第四晶体管，所述第二下拉控制电路包括第五晶体管和第六晶体管，所述上拉控制电路包括第七晶体管和第八晶体管，所述驱动输出电路包括第九晶体管、第十晶体管、第十一晶体管和第一电容，所述级联输出电路包括第十二晶体管、第十三晶体管和第十四晶体管，所述全局复位电路包括第十五晶体管；
22.所述第一晶体管的控制极与预充信号输入端连接，所述第一晶体管的第一极与所述预充信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；
23.所述第二晶体管的控制极与复位信号输入端连接，所述第二晶体管的第一极与上拉节点连接，所述第二晶体管的第一极与第一电源端连接；
24.所述第三晶体管的控制极与第二电源端连接，所述第三晶体管的第一极与所述第二电源端连接，所述第一晶体管的第二极与所述第一下拉节点连接；
25.所述第四晶体管的控制极与所述上拉节点连接，所述第四晶体管的第一极与所述第一下拉节点连接，所述第四晶体管的第二极与第一电源端连接；
26.所述第五晶体管的控制极与第三电源端连接，所述第五晶体管的第一极与所述第三电源端连接，所述第五晶体管的第二极与所述第二下拉节点连接；
27.所述第六晶体管的控制极与所述上拉节点连接，所述第六晶体管的第一极与所述第二下拉节点连接，所述第六晶体管的第二极与第一电源端连接；；
28.所述第七晶体管的控制极与所述第一下拉节点连接，所述第七晶体管的第一极与
所述上拉节点连接，所述第七晶体管的第二极与所述第一电源端连接；
29.所述第八晶体管的控制极与所述第二下拉节点连接，所述第八晶体管的第一极与所述上拉节点连接，所述第八晶体管的第二极与所述第一电源端连接；
30.所述第九晶体管的控制极与上拉节点连接，所述第九晶体管的第一极与所述时钟信号输入端连接，所述第九晶体管的第二极与所述驱动信号输出端连接；
31.所述第十晶体管的控制极与第一下拉节点连接，所述第十晶体管的第一极与所述驱动信号输出端连接，所述第十晶体管的第二极与第四电源端连接；
32.所述第十一晶体管的控制极与第二下拉节点连接，所述第十一晶体管的第一极与所述驱动信号输出端连接，所述第十一晶体管的第二极与第四电源端连接；
33.所述第十二晶体管的控制极与上拉节点连接，所述第十二晶体管的第一极与所述时钟信号输入端连接，所述第十二晶体管的第二极与所述级联信号输出端连接；
34.所述第十三晶体管的控制极与第一下拉节点连接，所述第十三晶体管的第一极与所述级联信号输出端连接，所述第十三晶体管的第二极与第二电源端连接；
35.所述第十四晶体管的控制极与第二下拉节点连接，所述第十四晶体管的第一极与所述级联信号输出端连接，所述第十四晶体管的第二极与第二电源端连接；
36.所述第十五晶体管的控制极与全局复位控制信号输入端连接，所述第十五晶体管的第一极与所述上拉节点连接，所述第十五晶体管的第二极与所述第一电源端连接；
37.所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述驱动信号输出端连接。
38.第二方面，本公开还提供了一种栅极驱动电路，包括：级联的多级移位寄存器，所述移位寄存器采用第一方面中的所述移位寄存器。
39.第三方面，本公开还提供了一种显示装置，包括：
40.栅极驱动电路，采用第二方面中的所述栅极驱动电路。
41.降噪控制模块，与所述栅极驱动电路内各所述移位寄存器的所述降噪控制信号输入端连接，所述降噪控制模块配置为：针对任一所述移位寄存器，在所述显示装置的开机时刻至该移位寄存器的驱动信号输出端第一次输出处于有效电平状态的开始时刻之间的至少部分时段，向该移位寄存器的所述降噪控制信号输入端提供有效电平信号。
42.在一些实施例中，所述降噪控制模块具体配置为：在所述显示装置的开机时刻至所述栅极驱动电路内位于第一级的移位寄存器的驱动信号输出端第一次输出处于有效电平状态的时钟信号的开始时刻，持续向各级所述移位寄存器的所述降噪控制信号输入端提供有效电平信号；以及，从位于第一级的移位寄存器的驱动信号输出端第一次输出处于有效电平状态的时钟信号的开始时刻起，持续向各级所述移位寄存器的所述降噪控制信号输入端提供非有效电平信号。
43.在一些实施例中，所述栅极驱动电路包括n级所述移位寄存器；
44.所述降噪控制模块具体配置为：针对第i级所述移位寄存器，在所述显示装置的开机时刻至第i级所述移位寄存器的驱动信号输出端第一次输出处于有效电平状态的时钟信号的开始时刻，持续向第i级所述移位寄存器的所述降噪控制信号输入端提供有效电平信号；以及，从第i级所述移位寄存器的驱动信号输出端第一次输出处于有效电平状态的时钟信号的开始时刻起，持续向第i级所述移位寄存器的所述降噪控制信号输入端提供非有效
电平信号；
45.其中，i为整数且1≤i≤n。
附图说明
46.图1为本公开实施例提供的移位寄存器的一种电路结构示意图；
47.图2为本公开所涉及移位寄存器与相关技术所涉及移位寄存器在开机阶段时驱动信号输出端所加载信号的对比示意图；
48.图3为本公开实施例提供的移位寄存器的一种电路结构示意图；
49.图4为本公开实施例提供的移位寄存器的一种电路结构示意图；
50.图5为图4所示移位寄存器的一种工作时序图；
51.图6为本公开实施例提供的栅极驱动电路的一种电路结构示意图；
52.图7为本公开实施例提供的显示装置的一种结构示意图；
53.图8为本公开实施例中栅极驱动电路与降噪控制模块的一种连接示意图；
54.图9为本公开实施例中栅极驱动电路的一种工作时序图；
55.图10为本公开实施例中栅极驱动电路与降噪控制模块的另一种连接示意图；
56.图11为本公开实施例中栅极驱动电路的另一种工作时序图。
具体实施方式
57.为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器、栅极驱动电路和显示装置进行详细描述。
58.本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接(例如两个耦接的元件之间还可以存在其他电子元件)的。
59.本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为n型晶体管，也可以为p型晶体管。在本公开实施例中，当采用n型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为n型晶体管为例进行的说明。
60.在本公开中“有效电平信号”是指输入至晶体管的控制极后能够控制晶体管导通的信号，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于n型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号；对于p型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。
61.在下面描述中，将以晶体管为n型晶体管为例进行描述，此时有效电平信号是指高电平信号，非有效电平信号是指低电平信号。可以想到，当采用p型晶体管时，需要相应调整
控制信号的时序变化。具体细节不在此赘述，但也应该在本公开的保护范围内。
62.相关技术所涉及的显示装置，在开机后至呈现第一帧画面的时段内，显示装置会出现“闪横亮线”现象。经过研究发现，出现上述“闪横亮线”现象的原因是：在开机过程中，栅极驱动电路内部分移位寄存器的驱动信号输出端处电压被异常拉动(误充入大量电荷)，导致部分移位寄存器的驱动信号输出端向对应行栅线误提供处于有效电平状态的驱动信号，从而导致显示装置中部分行像素单元误开启，即呈现横亮线。
63.针对相关技术存在的上述技术问题，本公开提供了相应解决方案。图1为本公开实施例提供的移位寄存器的一种电路结构示意图，如图1所示，该移位寄存器包括：预充复位电路1、驱动输出电路4和输出降噪电路7。
64.其中，预充复位电路1与预充信号输入端input、复位信号输入端reset、上拉节点pu连接，预充复位电路1配置为响应于预充信号输入端input所提供有效电平信号的控制将有效电平信号写入至上拉节点pu，以及响应于所述复位信号输入端reset所提供有效电平信号的控制将非有效电平信号写入至所述上拉节点pu。
65.驱动输出电路4与时钟信号输入端clk、上拉节点pu、驱动信号输出端out连接，驱动输出电路4配置为响应于上拉节点pu处有效电平信号的控制，将时钟信号输入端clk所提供的时钟信号写入至驱动信号输出端out。
66.输出降噪电路7与降噪信号输入端gnd、降噪控制信号输入端nr、驱动信号输出端out连接，输出降噪电路7配置为响应于降噪控制信号输入端nr所提供有效电平信号的控制将降噪信号输入端gnd所提供的非有效电平信号写入至驱动信号输出端out，以对驱动信号输出端out进行降噪。
67.在本公开实施例所提供的移位寄存器中设置有输出降噪电路7，通过在显示装置的开机时刻至显示装置呈现第一帧画面的时段内向该移位寄存器的降噪控制信号输入端nr写入有效电平信号，以使得输出降噪电路7进行工作并对驱动信号输出端out进行降噪，从而使得驱动信号输出端out处电压处于非有效电平状态，从而能够有效避免显示装置中与该驱动信号输出端out相对应的像素单元行误开启。
68.图2为本公开所涉及移位寄存器与相关技术所涉及移位寄存器在开机阶段时驱动信号输出端out所加载信号的对比示意图，如图2所示，在显示装置开机后印刷电路板(pcb板)立即上电。在相关技术中，由于移位寄存器的驱动信号输出端out处于浮接状态(floating)，受到pcb板上电、其他电学器件的电磁干扰等因素影响，移位寄存器的驱动信号输出端out处电压被异常拉动，并处于有效电平状态。而在本公开所提供的移位寄存器中，由于输出降噪电路7的存在，因而可在上述开机过程中通过向降噪控制信号输入端nr写入有效电平信号，以使得输出降噪电路7进行工作并对驱动信号输出端out进行降噪，从而使得驱动信号输出端out处电压始终处于非有效电平状态。
69.在一些实施例中，降噪信号输入端为接地端(未给出相应附图)。通过该设计，无需为输出降噪电路7配置专门的降噪用电源端，可有效降低成本。
70.在一些实施例中，或者为提供非有效电平信号vgl的电源端，利用电源端提供的非有效电平信号来进行降噪处理，其降噪效果更佳。
71.在一些实施例中，输出降噪电路7包括：输出降噪晶体管mr。输出降噪晶体管mr的控制极与降噪控制信号输入端nr连接，输出降噪晶体管mr的第一极与降噪信号输入端gnd
连接，输出降噪晶体管mr的第二极与驱动信号输出端out连接。以输出降噪晶体管mr为n型晶体管为例，通过向降噪控制信号输入端nr提供高电平信号，可使得降噪信号输入端gnd与驱动信号输出端out导通，降噪信号输入端gnd提供的非有效电平信号写入至驱动信号输出端out，驱动信号输出端out处电压处于非有效电平状态。当不需要输出降噪电路7来对驱动信号输出端out进行降噪处理时，向降噪控制信号输入端nr提供低电平信号即可。
72.图3为本公开实施例提供的移位寄存器的一种电路结构示意图，如图3所示，在一些实施例中，移位寄存器还包括：级联输出电路；其中，级联输出电路6与时钟信号输入端clk、上拉节点pu、级联信号输出端cr连接，级联输出电路6配置为响应于上拉节点pu处有效电平信号的控制，将时钟信号输入端clk所提供的时钟信号写入至级联信号输出端cr。
73.在goa电路中，移位寄存器不但要向外输出驱动信号，还要向外输出级联信号。在相关技术中，往往仅配置有一个驱动信号输出电路，并利用该驱动信号输出电路的驱动信号输出端out来输出驱动信号和级联信号。也就是说，本级移位寄存器的驱动信号输出端out不仅与显示装置内对应行栅线相连，还与栅极驱动电路内相邻级的移位寄存器相连，此时由于驱动信号输出端out所连接负载较大，容易出现信号失真。为有效解决该技术问题，在本公开实施例中，在移位寄存器内设置有独立的级联输出电路并配置有独立的级联信号输出端cr；此时，驱动信号输出端out可用于输出驱动信号，级联信号输出端cr可用于输出级联信号，因而能有效降低驱动信号输出端out所连接负载，保证信号的稳定输出。
74.需要说明的是，在移位寄存器包括有级联输出电路时，也可以为级联信号输出端cr配置相应的输出降噪电路7(此种情况未给出相应附图)。
75.图4为本公开实施例提供的移位寄存器的一种电路结构示意图，图5为图4所示移位寄存器的一种工作时序图，如图4和图5所示，在一些实施例中，移位寄存器还包括：第一下拉控制电路2、第二下拉控制电路3、上拉控制电路5和全局复位电路8。
76.其中，第一下拉控制电路2与上拉节点pu、第一下拉节点pd1连接，第一下拉控制电路2配置为响应于上拉节点pu处有效电平信号的控制将非有效电平信号写入至第一下拉节点pd1，以及响应于上拉节点pu处非有效电平信号的控制将有效电平信号写入至第一下拉节点pd1。
77.第二下拉控制电路3与上拉节点pu、第二下拉节点pd2连接，第二下拉控制电路3配置为响应于上拉节点pu处有效电平信号的控制将非有效电平信号写入至第二下拉节点pd2，以及响应于上拉节点pu处非有效电平信号的控制将有效电平信号写入至第二下拉节点pd2。
78.上拉控制电路5与上拉节点pu、第一下拉节点pd1，第二下拉节点pd2连接，上拉控制电路5配置为响应于第一下拉节点pd1处有效电平信号的控制将非有效电平信号写入至上拉节点pu，以及响应于第二下拉节点pd2处有效电平信号的控制将非有效电平信号写入至上拉节点pu。
79.全局复位电路8与全局复位控制信号输入端t-re、上拉节点pu连接，全局复位电路8配置为响应于全局复位控制信号输入端所提供有效电平信号的控制将非有效电平信号写入至上拉节点pu。
80.驱动输出电路4还与第一下拉节点pd1和第二下拉节点pd2连接，驱动输出电路4还配置为响应于第一下拉节点pd1处有效电平信号的控制将非有效电平信号写入至驱动信号
输出端out，以及响应于第二下拉节点pd2处有效电平信号的控制将非有效电平信号写入至驱动信号输出端out；
81.级联输出电路6还与第一下拉节点pd1和第二下拉节点pd2连接，级联输出电路6还配置为响应于第一下拉节点pd1处有效电平信号的控制将非有效电平信号写入至级联信号输出端cr，以及响应于第二下拉节点pd2处有效电平信号的控制将非有效电平信号写入至级联信号输出端cr。
82.在一些实施例中，预充复位电路1包括第一晶体管m1和第二晶体管m2，第一下拉控制电路2包括第三晶体管m3和第四晶体管m4，第二下拉控制电路3包括第五晶体管m5和第六晶体管m6，上拉控制电路5包括第七晶体管m7和第八晶体管m8，驱动输出电路4包括第九晶体管m9、第十晶体管m10、第十一晶体管m11和第一电容c1，级联输出电路6包括第十二晶体管m12、第十三晶体管m13和第十四晶体管m14，全局复位电路8包括第十五晶体管m15。
83.第一晶体管m1的控制极与预充信号输入端input连接，第一晶体管m1的第一极与预充信号输入端input连接，第一晶体管m1的第二极与上拉节点pu连接。
84.第二晶体管m2的控制极与复位信号输入端reset连接，第二晶体管m2的第一极与上拉节点pu连接，第二晶体管m2的第一极与第一电源端连接。
85.第三晶体管m3的控制极与第二电源端连接，第三晶体管m3的第一极与第二电源端连接，第一晶体管m1的第二极与第一下拉节点pd1连接。
86.第四晶体管m4的控制极与上拉节点pu连接，第四晶体管m4的第一极与第一下拉节点pd1连接，第四晶体管m4的第二极与第一电源端连接。
87.第五晶体管m5的控制极与第三电源端连接，第五晶体管m5的第一极与第三电源端连接，第五晶体管m5的第二极与第二下拉节点pd2连接。
88.第六晶体管m6的控制极与上拉节点pu连接，第六晶体管m6的第一极与第二下拉节点pd2连接，第六晶体管m6的第二极与第一电源端连接。。
89.第七晶体管m7的控制极与第一下拉节点pd1连接，第七晶体管m7的第一极与上拉节点pu连接，第七晶体管m7的第二极与第一电源端连接。
90.第八晶体管m8的控制极与第二下拉节点pd2连接，第八晶体管m8的第一极与上拉节点pu连接，第八晶体管m8的第二极与第一电源端连接。
91.第九晶体管m9的控制极与上拉节点pu连接，第九晶体管m9的第一极与时钟信号输入端clk连接，第九晶体管m9的第二极与驱动信号输出端out连接。
92.第十晶体管m10的控制极与第一下拉节点pd1连接，第十晶体管m10的第一极与驱动信号输出端out连接，第十晶体管m10的第二极与第四电源端连接。
93.第十一晶体管m11的控制极与第二下拉节点pd2连接，第十一晶体管m11的第一极与驱动信号输出端out连接，第十一晶体管m11的第二极与第四电源端连接。
94.第十二晶体管m12的控制极与上拉节点pu连接，第十二晶体管m12的第一极与时钟信号输入端clk连接，第十二晶体管m12的第二极与级联信号输出端cr连接。
95.第十三晶体管m13的控制极与第一下拉节点pd1连接，第十三晶体管m13的第一极与级联信号输出端cr连接，第十三晶体管m13的第二极与第二电源端连接。
96.第十四晶体管m14的控制极与第二下拉节点pd2连接，第十四晶体管m14的第一极与级联信号输出端cr连接，第十四晶体管m14的第二极与第二电源端连接。
97.第十五晶体管m15的控制极与全局复位控制信号输入端t-re连接，第十五晶体管m15的第一极与上拉节点pu连接，第十五晶体管m15的第二极与第一电源端连接。
98.第一电容c1的第一端与上拉节点pu连接，第一电容c1的第二端与驱动信号输出端out连接。
99.在本公开实施例中，移位寄存器的工作过程可划分为开机阶段和正常显示阶段。在开机阶段，预充信号输入端input、复位信号端、时钟信号输入端clk均未提供信号(处于floating状态)。降噪控制信号输入端nr提供高电平信号，输出降噪晶体管mr导通，驱动信号驱动信号输出端out接地，以对驱动信号输出端out进行降噪。
100.图5中示例性给出了图4所示移位寄存器内各晶体管均为n型晶体管时在正常显示阶段的一种工作时序。在正常显示阶段，降噪控制信号输入端nr始终提供低电平信号，输出降噪晶体管mr始终处于截止状态。第一电源端提供第一工作电压v1，第二电源端提供第二工作电压v2，第三电源端提供第三电源端提供第三工作电压v3，第四电源端提供第四工作电压v4；其中，第一工作电压v1和第四工作电压v4处于非有效电平状态；第二工作电压v2和第三工作电压v3均为可变电压，且在任意时刻时其中一者为低电平状态而另一者为高电平状态。在正常显示阶段中，第二工作电压v2和第三工作电压v3可呈周期性(具体周期可根据实际需要来设定)变化。移位寄存器会进行周期性工作，每个周期包括t1～t6共6个子阶段。对于移位寄存器内各晶体管和各重要节点(上拉节点pu、第一下拉节点pd1、第二下拉节点pd2)在各子阶段的具体工作状态可对照图5得到，具体情况此处不再详细描述。
101.在使用过程中，可根据实际需要来进行全局复位。在进行全局复位时，全局复位控制信号输入端提供有高电平信号，第十五晶体管m15导通，第一工作电压v1通过第十五晶体管m15写入至上拉节点pu。
102.需要说明的是，移位寄存器包括第一下拉控制电路2、第二下拉控制电路3、上拉控制电路5和全局复位电路8，以及图4中所示各功能电路的具体电路结构的情况，仅起到示例性作用，其不会对本公开的技术方案产生限制。
103.基于同一发明构思，本公开实施例还提供了一种栅极驱动电路。图6为本公开实施例提供的栅极驱动电路的一种电路结构示意图，如图6所示，该栅极驱动电路包括级联的多级移位寄存器sr_1、sr_2、sr_3、sr_4，其中移位寄存器sr_1、sr_2、sr_3、sr_4采用前面任一实施例所提供的移位寄存器。对于该移位寄存器的具体描述，可参见前面实施例中的内容，此处不再赘述。
104.在一些实施例中，针对栅极驱动电路配置有两条时钟信号线ck1、ck2，其中位于奇数级的移位寄存器的时钟信号输入端clk与一条时钟信号线ck1相连，位于偶数级的移位寄存器的时钟信号端clk与另一条时钟信号线ck2相连。
105.以栅极驱动电路配置有级联信号输出端cr的情况为例，位于第一级的移位寄存器sr_1的预充信号输入端input与帧起始信号端stv连接，除位于第一级外的其他任一级移位寄存器sr_2、sr_3、sr_4的预充信号输入端input与自身前一级移位寄存器的级联信号输出端cr连接；位于最后一级的移位寄存器(未示出)的复位信号输入端reset与帧结束复位信号连接，除位于最后一级外的其他任一级移位寄存器sr_1、sr_2、sr_3、sr_4的复位信号输入端reset与自身后一级移位寄存器的级联信号输出端cr连接。
106.基于同一发明构思，本公开实施例还提供了一种显示装置。图7为本公开实施例提
供的显示装置的一种结构示意图，如图7所示，该显示装置包括：栅极驱动电路21；其中，该栅极驱动电路21采用前面实施例所提供的栅极驱动电路，对于该栅极驱动电路的具体描述，可参见前面实施例中的内容，此处不再赘述。
107.显示装置还包括显示面板22，显示面板22包括栅线、数据线和多个像素单元(未示出)，栅极驱动电路21中各级移位寄存器的驱动信号输出端与对应的行栅线连接，用于向对应行栅线提供驱动信号。在一些实施例中，栅极驱动电路以goa方式直接制备于显示面板22内的阵列基板上。
108.在一些实施例中，显示装置还包括：降噪控制模块23；降噪控制模块23与栅极驱动电路21内各移位寄存器的降噪控制信号输入端连接，降噪控制模块23配置为：针对任一移位寄存器，在显示装置的开机时刻至该移位寄存器的驱动信号输出端out第一次输出处于有效电平状态的开始时刻之间的至少部分时段，向该移位寄存器的降噪控制信号输入端提供有效电平信号。
109.在本公开实施例中，降噪控制模块23可用于分别向各移位寄存器的降噪控制信号输入端提供有效电平信号或非有效电平信号，以控制各移位寄存器内的输出降噪电路进行工作或停止工作。具体地，针对任一移位寄存器，在显示装置的开机时刻至该移位寄存器的驱动信号输出端第一次输出处于有效电平状态的开始时刻之间的至少部分时段，向该移位寄存器的降噪控制信号输入端提供有效电平信号，可使得在开机之后且在各移位寄存器输出有效电平信号之前对各移位寄存器进行降噪处理，可有效避免在开机阶段时各移位寄存器的驱动信号输出端处电压被异常拉动，有利于维持各移位寄存器的驱动信号输出端处电压在开机阶段始终处于非有效电平状态。
110.图8为本公开实施例中栅极驱动电路与降噪控制模块的一种连接示意图，图9为本公开实施例中栅极驱动电路的一种工作时序图，如图8和图9所示，作为一种具体的开机降噪场景，降噪控制模块23配置有一个降噪控制信号输出端，栅极驱动电路21中各移位寄存器sr_1、sr_2、sr_3、sr_4的降噪控制信号输入端连接降噪控制模块23上的同一降噪控制信号输出端。
111.参见图9所示，降噪控制模块23具体配置为：在显示装置的开机时刻(即pcb板上电开始时刻)至栅极驱动电路内位于第一级的移位寄存器的驱动信号输出端第一次输出处于有效电平状态的时钟信号的开始时刻，持续向各级移位寄存器的降噪控制信号输入端提供有效电平信号；以及，从位于第一级的移位寄存器的驱动信号输出端第一次输出处于有效电平状态的时钟信号的开始时刻起，持续向各级移位寄存器的降噪控制信号输入端提供非有效电平信号。
112.也就是说，在显示装置的开机时刻至栅极驱动电路内位于第一级的移位寄存器的驱动信号输出端sr_1
‑‑
out第一次输出处于有效电平状态的时钟信号的开始时刻，各级移位寄存器内的输出降噪电路均处于工作状态，且从位于第一级的移位寄存器的驱动信号输出端驱动信号输出端sr_1
‑‑
out第一次输出处于有效电平状态的时钟信号的开始时刻起，各级移位寄存器内的输出降噪电路均处于非工作状态。
113.图10为本公开实施例中栅极驱动电路与降噪控制模块的另一种连接示意图，图11为本公开实施例中栅极驱动电路的另一种工作时序图，如图10和图11所示，作为另一种具体的开机降噪场景，降噪控制模块配置有与栅极驱动电路中各移位寄存器的降噪控制信号
输入端一一对应的多个降噪控制信号输出端，各移位寄存器的降噪控制信号输入端分别与对应的降噪控制信号输出端连接。
114.降噪控制模块具体配置为：针对第i级移位寄存器，在显示装置的开机时刻至第i级移位寄存器的驱动信号输出端sr_i
‑‑
out第一次输出处于有效电平状态的时钟信号的开始时刻，持续向第i级移位寄存器的降噪控制信号输入端提供有效电平信号；以及，从第i级移位寄存器的驱动信号输出端sr_i
‑‑
out第一次输出处于有效电平状态的时钟信号的开始时刻起，持续向第i级移位寄存器的降噪控制信号输入端提供非有效电平信号；其中，i为整数且1≤i≤n。
115.与图8和图9中所示所有移位寄存器内的输出降噪电路同时进行工作且同时停止工作的情况不同，在图10和图11所示情况中，各移位寄存器内的输出降噪电路的工作状态可以分别进行控制。具体地，针对任意一级移位寄存器，在显示装置的开机时刻至该移位寄存器的驱动信号输出端第一次输出处于有效电平状态的时钟信号的开始时刻，该移位寄存器内的输出降噪电路均处于工作状态，且从该移位寄存器的驱动信号输出端第一次输出处于有效电平状态的时钟信号的开始时刻起，该移位寄存器内的输出降噪电路处于非工作状态。
116.需要说明的是，图9和图11中sr_i
‑‑
nr表示第i级移位寄存器sr_i所配置的降噪控制信号输入端nr，sr_i
‑‑
out表示第i级移位寄存器sr_i所配置的驱动信号输出端out；i为正整数。图8至图11中仅示意性画出了4级移位寄存器。
117.在一些实施例中，显示装置中设置有pcb板，降噪控制模块23设置于pcb板上。作为一种具体方案，pcb板上设置有时序控制器(tcon)，时序控制器可用于向栅极驱动电路提供帧起始信号、时钟信号等信号以控制栅极驱动电路进行工作，降噪控制模块23可集成于时序控制器内。
118.本公开实施例所提供的显示装置可以为：液晶显示屏、可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
119.可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。