一种SGT器件及其制备方法与流程

一种sgt器件及其制备方法
技术领域
1.本发明涉及集成电路设计及制造技术领域，特别是涉及一种sgt器件及其制备方法。


背景技术：

2.和传统的功率半导体器件相比，分立栅mosfet( sgt mosfet)采用电藕平衡设计， 其具有更好的品质因数（fom）。它能够同时实现低导通电阻（rdson）和低反向传输电容（crss），从而能够降低系统的导通损耗和开关损耗，提高电子产品的使用效率。现有sgt通常为竖向器件，所以sgt的竖向尺寸受到了沟槽深度、氧化物填充、以及晶圆翘曲等制程条件的制约，使得sgt的深度不会超过10微米，这样就限制了sgt的耐压一般不会超过300v。


技术实现要素：

3.本发明所要解决的技术问题是提供一种sgt器件及其制备方法，能够将sgt的耐压从中低压延伸到高压或超高压领域。
4.本发明解决其技术问题所采用的技术方案是：提供一种sgt器件，包括：衬底；浅沟道隔离结构，位于所述衬底的上表面，并在长度方向分为第一区域和第二区域；所述浅沟道隔离结构的沟槽贯穿所述第一区域和第二区域；栅氧化层，位于所述第一区域的浅沟道隔离结构的上表面，并在沟槽上方形成第一容置空间；隔离氧化层，位于所述第二区域的浅沟道隔离结构的上表面，并在沟槽上方形成第二容置空间；多晶硅栅极，位于所述第一容置空间内；屏蔽栅极，位于所述第二容置空间内；第一导电类型漂移区，分布在所述第一区域和所述第二区域；在所述第一区域时所述第一导电类型漂移区位于所述浅沟道隔离结构的凸起部分的下半部内，在所述第二区域时所述第一导电类型漂移区充满所述浅沟道隔离结构的凸起部分；第二导电类型体区，分布在所述第一区域，并位于所述第一导电类型漂移区上表面。
5.所述多晶硅栅极与所述屏蔽栅极连为一体。
6.所述多晶硅栅极的宽度大于所述屏蔽栅极的宽度。
7.所述的sgt器件还包括：源极电极，位于所述第一区域，并与所述第二导电类型体区相连；漏极电极，位于所述第二区域，并与所述第一导电类型漂移区相连。
8.所述第一导电类型为n型且所述第二导电类型为p型，或所述第一导电类型为p型且所述第二导电类型为n型。
9.本发明解决其技术问题所采用的技术方案是：还提供一种sgt器件的制备方法，包
括以下步骤：提供一衬底；在所述衬底的上表面形成浅沟道隔离结构，所述浅沟道隔离结构在长度方向分为第一区域和第二区域；所述浅沟道隔离结构的沟槽贯穿所述第一区域和第二区域；在位于所述第一区域的浅沟道隔离结构的上表面形成栅氧化层，所述栅氧化层在沟槽上方形成第一容置空间；在位于所述第二区域的浅沟道隔离结构的上表面形成隔离氧化层，所述隔离氧化层在沟槽上方形成第二容置空间；在所述第一容置空间内形成多晶硅栅极；在所述第二容置空间内形成屏蔽栅极；在所述第一区域的浅沟道隔离结构的凸起部分的下半部内，以及在所述第二区域的浅沟道隔离结构的凸起部分内均形成第一导电类型漂移区；在所述第一区域的第一导电类型漂移区上表面形成第二导电类型体区。
10.在形成隔离氧化层时使得所述第二容置空间与所述第一容置空间连通。
11.形成的多晶硅栅极的宽度大于形成的屏蔽栅极的宽度。
12.在所述第一区域的第一导电类型漂移区上表面形成第二导电类型体区之后还包括：在第一区域形成与所述第二导电类型体区相连的源极电极；在第二区域形成与所述第一导电类型漂移区相连的漏极电极。
13.所述第一导电类型为n型且所述第二导电类型为p型，或所述第一导电类型为p型且所述第二导电类型为n型。
14.有益效果由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明采用横向设置的sgt，使得sgt不受沟道深度限制，其应用可以从中低压延伸到高压（500v-1200v）或超高压（1700v-6500v）领域，可以很好的控制栅极性能，也可以有效地利用电藕平衡提升器件抗压性能以及减少crss，在新能源逆变，高压输电和新能源汽车领域具有推广价值。
附图说明
15.图1是本发明第一实施方式中提供的sgt器件的制备方法的流程图；图2是本发明第一实施方式中sgt器件的制备方法中的步骤2所得结构在第一区域的截面结构示意图；图3是本发明第一实施方式中sgt器件的制备方法中的步骤2所得结构在第二区域的截面结构示意图；图4是本发明第一实施方式中sgt器件的制备方法中的步骤3所得结构在第一区域的截面结构示意图；图5是本发明第一实施方式中sgt器件的制备方法中的步骤4所得结构在第二区域的截面结构示意图；图6是本发明第一实施方式中sgt器件的制备方法中的步骤5所得结构在第一区域的截面结构示意图；
图7是本发明第一实施方式中sgt器件的制备方法中的步骤5所得结构在第二区域的截面结构示意图；图8是本发明第一实施方式中sgt器件的制备方法中的步骤6所得结构在第一区域的截面结构示意图；图9是本发明第一实施方式中sgt器件的制备方法中的步骤6所得结构在第二区域的截面结构示意图；图10是本发明第一实施方式中sgt器件的制备方法中的步骤7所得结构在第一区域的截面结构示意图；图11是本发明第一实施方式中sgt器件的制备方法中的步骤9所得结构的俯视示意图；图12是本发明第一实施方式中sgt器件的制备方法中的步骤9所得的另一种结构的俯视示意图。
具体实施方式
16.下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本技术所附权利要求书所限定的范围。
17.本发明的第一实施方式涉及一种sgt器件的制备方法，如图1所示，包括以下步骤：步骤1，提供一衬底100；步骤2，在所述衬底100的上表面形成浅沟道隔离结构200，所述浅沟道隔离结构200在长度方向分为第一区域a和第二区域b；所述浅沟道隔离结构200的沟槽201贯穿所述第一区域a和第二区域b；步骤3，在位于所述第一区域的浅沟道隔离结构的上表面形成栅氧化层，所述栅氧化层在沟槽上方形成第一容置空间；步骤4，在位于所述第二区域的浅沟道隔离结构的上表面形成隔离氧化层，所述隔离氧化层在沟槽上方形成第二容置空间；步骤5，在所述第一容置空间内形成多晶硅栅极，在所述第二容置空间内形成屏蔽栅极；步骤6，在所述第一区域的浅沟道隔离结构的凸起部分的下半部内，以及在所述第二区域的浅沟道隔离结构的凸起部分内均形成第一导电类型漂移区；步骤7，在所述第一区域的第一导电类型漂移区上表面形成第二导电类型体区。
18.在步骤1中，提供一衬底，该衬底100可以是硅衬底、碳化硅衬底或锗硅衬底。
19.在步骤2中，如图2和图3所示，在所述衬底100的上表面形成浅沟道隔离结构200，该浅沟道隔离结构分为第一区域a和第二区域b。该浅沟道隔离结构200包括相互交错设置的沟槽201和凸起部分202，其中，沟槽201沿着衬底长度方向延伸，贯穿第一区域a和第二区域b，凸起部分202可以作为漂移区。
20.作为示例，所述沟槽的长度可以根据实际需要进行设定，优选的，所述沟槽201的长度小于所述凸起部分202的长度。其中，沟槽201采用浅沟槽形式，其深度与长度的比值在
1:7~15。沟槽201的数量可以为一个，也可以为多个。本示例中，沟槽201的数量为三个，在实际使用中，沟槽201的数量并不以此为限。多个沟槽201间隔排布，各个沟槽之间可以以等距离间隔排布，也可以以不等距离间隔排布。
21.在步骤3中，如图4所示，在位于所述第一区域a的浅沟道隔离结构200的上表面形成栅氧化层300，所述栅氧化层300在沟槽201上方形成第一容置空间301。在一示例中，可以直接在第一区域a的浅沟道隔离结构的上表面形成栅氧化层300，该栅氧化层300在沟槽201上方留有一个第一容置空间301。在另一示例中，可以先在浅沟道隔离结构的沟槽201内形成栅氧化层300，且使得栅氧化层300超过沟槽201的深度直至超过凸起部分202；然后再采用刻蚀工艺或研磨工艺去除位于沟槽上方的栅氧化层形成第一容置空间301。其中，栅氧化层可以为氧化硅层。
22.在步骤4中，如图5所示，在位于所述第二区域b的浅沟道隔离结构200的上表面形成隔离氧化层400，所述隔离氧化层400在沟槽201上方形成第二容置空间401。在一示例中，可以直接在第二区域b的浅沟道隔离结构的上表面形成隔离氧化层400，该隔离氧化层400在沟槽201上方留有一个第二容置空间401。在另一示例中，可以先在浅沟道隔离结构的沟槽201内形成隔离氧化层400，且使得隔离氧化层400超过沟槽201的深度直至超过凸起部分202；然后再采用刻蚀工艺或研磨工艺去除位于沟槽上方的隔离氧化层形成第二容置空间401。其中，隔离氧化层可以为氧化硅层。
23.在步骤5中，如图6所示，在所述第一容置空间301内形成多晶硅栅极500，如图7所示，在所述第二容置空间401内形成屏蔽栅极600，其中，多晶硅栅极500的宽度大于屏蔽栅极600的宽度。在一示例中，可以直接于第一容置空间301内沉积形成多晶硅栅极500，使得位于第一容置空间301内的多晶硅栅极500与栅氧化层300的上表面平齐，同时，直接于第二容置空间401内沉积形成屏蔽栅极600，使得位于第二容置空间401内的屏蔽栅极600与隔离氧化层400的上表面平齐。在另一示例中，首先，在第一容置空间301和栅氧化层300的上表面形成多晶硅栅极500，在第二容置空间401和隔离氧化层400的上表面形成屏蔽栅极600，然后采用刻蚀工艺或研磨工艺去除位于栅氧化层300上表面的多晶硅栅极以及位于隔离氧化层400上表面的屏蔽栅极。其中，沉积方式可以采用物理气相沉积工艺或化学气相沉积工艺。
24.在步骤6中，如图8和图9所示，在所述第一区域a的浅沟道隔离结构200的凸起部分202的下半部内，以及在所述第二区域b的浅沟道隔离结构200的凸起部分202内均形成第一导电类型漂移区700。作为示例，可以采用离子注入工艺从衬底进行第一导电类型的离子注入，以形成第一导电类型漂移区。如图8所示，在第一区域a中，第一导电类型漂移区700在凸起部分202的下半部内，其占整个凸起部分的50%；如图9所示，在第二区域b中，第一导电类型漂移区700充满整个凸起部分202。
25.在步骤7中，如图10所示，在所述第一区域a的第一导电类型漂移区700上表面形成第二导电类型体区800。作为示例，可以采用离子注入工艺实现第二导电类型的粒子注入，以形成第二导电类型体区800。其中，在所述第一区域a中，第二导电类型体区800与所述第一导电类型漂移区700所占体积相同。
26.在所述步骤7之后，还包括以下步骤：步骤8，在第一区域a形成与所述第二导电类型体区800相连的源极电极900；
步骤9，在第二区域b形成与所述第一导电类型漂移区700相连的漏极电极1000。通过上述步骤8和步骤9后，得到的结构如图11所示。其中，源极电极900和漏极电极1000均可以为金属电极，例如，铜电极、铝电极、金电极、银电极或镍电极等。
27.在一示例中，上述各步骤中的所述第一导电类型可以为n型，此时，第二导电类型为p型。在另一示例中，上述各步骤中的所述第一导电类型可以为p型，此时，第二导电类型为n型。
28.图12是本发明第一实施方式中sgt器件的制备方法中的步骤10所得的另一种结构。该结构中，多晶硅栅极500与屏蔽栅极600连为一体，这样可以同时形成多晶硅栅极500和屏蔽栅极600，提高了制备效率。这种情况下，在步骤4中形成隔离氧化层400后，可以通过刻蚀工艺或研磨工艺将隔离氧化层400与栅氧化层300连通。
29.本发明的第二实施方式方式涉及一种sgt器件，如图9-11所示，包括：衬底100；浅沟道隔离结构200，位于所述衬底100的上表面，并在长度方向分为第一区域a和第二区域b；所述浅沟道隔离结构200的沟槽201贯穿所述第一区域a和第二区域b；栅氧化层300，位于所述第一区域a的浅沟道隔离结构200的上表面，并在沟槽201上方形成第一容置空间301；隔离氧化层400，位于所述第二区域b的浅沟道隔离结构200的上表面，并在沟槽201上方形成第二容置空间401；多晶硅栅极500，位于所述第一容置空间301内；屏蔽栅极600，位于所述第二容置空间401内；第一导电类型漂移区700，分布在所述第一区域a和所述第二区域b；在所述第一区域a时所述第一导电类型漂移区700位于所述浅沟道隔离结构200的凸起部分201的下半部内，在所述第二区域b时所述第一导电类型漂移区700充满所述浅沟道隔离结构的凸起部分201；第二导电类型体区800，分布在所述第一区域a，并位于所述第一导电类型漂移区700上表面。
30.衬底100可以是硅衬底、碳化硅衬底或锗硅衬底。所述沟槽201的长度可以根据实际需要进行设定，优选的，所述沟槽201的长度小于所述凸起部分202的长度。其中，沟槽201采用浅沟槽形式，其深度与长度的比值在1:7~15。沟槽201的数量可以为一个，也可以为多个。本示例中，沟槽201的数量为三个，在实际使用中，沟槽201的数量并不以此为限，多个沟槽201之间以等距离间隔排布。
31.所述的sgt器件还包括：源极电极900，位于所述第一区域a，并与所述第二导电类型体区90相连；漏极电极1000，位于所述第二区域b，并与所述第一导电类型漂移区700相连。其中，源极电极900和漏极电极1000均可以为金属电极，例如，铜电极、铝电极、金电极、银电极或镍电极等。
32.其中，所述第一导电类型为n型且所述第二导电类型为p型，或所述第一导电类型为p型且所述第二导电类型为n型。
33.值得一提的是，本实施方式中还包括另一种结构，该结构如图12所示，其中，多晶硅栅极500与所述屏蔽栅极600连为一体。
34.不难发现，本发明采用横向设置的sgt，使得sgt不受沟道深度限制，其应用可以从中低压延伸到高压（500v-1200v）或超高压（1700v-6500v）领域，可以很好的控制栅极性能，也可以有效地利用电藕平衡提升器件抗压性能以及减少crss，在新能源逆变，高压输电和新能源汽车领域具有推广价值。