存储器子系统的电力停用的制作方法

1.本公开的实施例大体上涉及存储器子系统，且更确切地说，涉及配置存储器子系统的电力停用。


背景技术：

2.一种存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可以是例如非易失性存储器装置和易失性存储器装置。大体来说，主机系统可以利用存储器子系统将数据存储在存储器装置处且从存储器装置检索数据。
附图说明
3.根据下文给出的实施方式且根据本公开的各种实施例的附图将更加充分地理解本公开。
4.图1a示出根据本公开的一些实施例的包含存储器子系统的实例计算环境。
5.图1b示出根据实施例的包含存储器子系统和电力停用电路系统的较详细计算环境。
6.图2为根据实施例的说明用以支持存储器子系统的电力停用的控制器的固件与电力停用电路之间的相互作用的方法的流程图。
7.图3a至3c为根据一些实施例的电力停用电路的示意图。
8.图4为根据实施例的用于存储器子系统的电力停用控制的实例方法的流程图。
9.图5a至5b为根据各种实施例的用于存储器子系统的电力停用控制的实例方法的流程图。
10.图6为本公开的实施例可在其中操作的实例计算机系统的框图。
具体实施方式
11.本公开的各方面涉及用以支持存储器子系统的电力停用的电路系统和相关固件功能。存储器子系统可以是存储装置、存储器模块或存储装置和存储器模块的混合。下文结合图1a描述存储装置和存储器模块的实例。一般来说，主机系统可以利用包含一或多个存储器组件或装置的存储器子系统。主机系统可提供待存储于存储器子系统处的数据，且可请求待从存储器子系统检索的数据。
12.存储器子系统可包含可存储来自主机系统的数据的多个存储器组件或存储器装置。在例如用于串行和并行at附件(例如，sata、pata)的接口的总线连接器中，如果支持和启用电力停用特征，那么所述电力停用特征可用于停用到装置电路系统的电力。举例来说，当sata连接器pin3(例如，电力停用(pwdis)引脚)在由t
hn
限定的几秒里被否定，且随后被断言(由t
ha
限定)时，sata固态驱动器(ssd)应电力循环。表1示出作为实例的串行ata修订3.3黄金版的pwdis协议。本公开设想其它电力停用协议(现有或待创建)。
13.客户使用此pwdis特征的主要动机是远程断开到存储器子系统的电力，而无需操
作员存取个别存储器子系统，例如存储装置或驱动器。在存储器子系统处于非所要状态且可能需要断电或重新通电的情形中，此特征可用于远程断开或切断到存储器子系统的电力。虽然主要参考ssd作为存储器子系统，但设想远程停用其它存储器子系统或装置的电力。断开或切断存储器子系统的电力可理解为包含断开与存储器子系统的处理装置和存储器装置的电力连接，如图1a和图1b中所示出。
[0014][0015]
表1
[0016]
在一些实施例中，可经由存储器控制器的固件执行与设置于存储器子系统内的硬件的组合来启用所述电力停用特征。在一个实施例中，固件监测pwdis(或p3引脚)信号和相关寄存器。如果支持pwdis信号且满足pwdis的时序要求较低，那么控制器可启用电力停用电路以执行其它pwdis信号监测，例如，以便即使在控制器处不通电的情况下也可检测存储器子系统或装置何时断电和重新通电。
[0017]
在一个实施例中，系统可包含存储器装置和电力停用电路，所述电力停用电路耦合到主机系统的总线连接器且耦合到电力电路系统，所述电力电路系统适于使至少存储器子系统的处理装置(例如，控制器)和存储器装置通电(和断电)。处理装置可操作性地耦合到总线连接器、耦合到电力停用电路且耦合到存储装置。处理装置可适于在pwdis信号处于高电压电平时监测总线连接器的电力停用(pwdis)信号(例如，在sata的p3引脚处)的状态。响应于pwdis信号转至低电压电平，处理装置可使用计时器(或类似者)来确定pwdis信号处于低电压电平的时间长度是否满足阈值准则。在一个实施例中，此时间长度(满足阈值准则)为至少30秒，但可取决于厂商或实施方案而延长到较长时间段(例如，高达60秒或更多)。处理装置可进一步响应于pwdis信号处于低电压电平的时间长度满足阈值准则而经由通用输入/输出信号(gpio)启用电力停用电路。
[0018]
在各种实施例中，一旦启用，电力停用电路便可监测pwdis信号响应于电力停用电路切断到存储器子系统，例如处理装置和存储器装置的电力而转回高电压电平。此外，在存储器子系统的初始通电期间，电力停用电路可适于忽略pwdis信号的状态，且因此可仍采用传统存储器子系统。虽然本文中参考“高电压电平”和“低电压电平”，但这些可通过如将论
述的经更新的逻辑逆转。
[0019]
本公开的优点包含但不限于对存储器子系统进行远程断电和/或断电且随后重新通电(例如，循环供电)的能力。所公开的实施例允许甚至在其中可能不支持和/或启用pwdis的传统装置中执行此电力断开(或循环)。以此方式，可根据制造或操作员需求在装置的范围上选择性地启用电力停用特征。在下文中论述的存储器子系统的电力停用特征领域中的技术人员将清楚其它优点。
[0020]
图1a示出根据本公开的一些实施例的包含存储器子系统110的实例计算系统100a。存储器子系统110可包含媒体，如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或其组合。每一存储器装置130或140可以是一或多个存储器组件。
[0021]
存储器子系统110可以是存储装置、存储器模块或存储装置和存储器模块的混合。存储装置的实例包含固态驱动器(ssd)、快闪驱动器、通用串行总线(usb)快闪驱动器、嵌入式多媒体控制器(emmc)驱动器、通用快闪存储(ufs)驱动器、安全数字(sd)卡和硬盘驱动器(hdd)。存储器模块的实例包含双列直插式存储器模块(dimm)、小型dimm(so-dimm)以及非易失性双列直插式存储器模块(nvdimm)。
[0022]
计算系统100a可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(iot)的装置、嵌入式计算机(例如，运载工具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。
[0023]
计算系统100a可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1a示出耦合到一个存储器子系统110的主机系统120的一个实例。如本文所使用，“耦合到”或“与...耦合”一般是指组件或装置之间的连接，所述连接可以是间接通信连接或直接通信连接(例如，无中间组件或装置)，无论有线还是无线，包含例如电连接、光学连接、磁性连接等。
[0024]
主机系统120可包含处理器芯片组和由处理器芯片组执行的软件栈。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，nvdimm控制器)和存储协议控制器(例如，pcie控制器、sata控制器)。主机系统120使用存储器子系统110例如以将数据写入到存储器子系统110且从存储器子系统110读取数据。
[0025]
主机系统120可经由可在系统总线150上通信的物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(sata)接口、外围组件互连高速(pcie)接口、通用串行总线(usb)接口、光纤通道、小型计算机系统接口(scsi)、串行附接scsi(sas)、双列直插式存储器模块(dimm)接口(例如，支持双数据速率(ddr)的dimm套接接口)等。物理主机接口可用以在主机系统120和存储器子系统110之间传输数据。当存储器子系统110通过pcie接口与主机系统120耦合时，主机系统120可进一步利用nvm高速(nvme)接口来存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。
[0026]
存储器装置可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以但不限于是随机存取存储器(ram)，例如动态随机存取存储器(dram)和同步动态随机存取存储器(sdram)。
[0027]
非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(nand)型快闪存储器和就地写入存储器，例如三维交叉点(“3d交叉点”)存储器。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。
[0028]
每一存储器装置130可包含一或多个存储器单元阵列。一种类型的存储器单元，例如单层级单元(slc)每单元可存储一个位。其它类型的存储器单元，例如多层级单元(mlc)、三层级单元(tlc)、四层级单元(qlc)每单元可存储多个位。在一些实施例中，每一存储器装置130可包含一或多个存储器单元阵列，例如slc、mlc、tlc、qlc或其任何组合。在一些实施例中，特定存储器装置可包含存储器单元的slc部分，以及mlc部分、tlc部分或qlc部分。存储器装置130的存储器单元可分组为页，所述页可指用以存储数据的存储器装置的逻辑单元。在一些类型的存储器(例如，nand)的情况下，页可分组以形成块。
[0029]
虽然描述了例如3d交叉点类型和nand类型存储器的非易失性存储器组件，但存储器装置130可以基于任何其它类型的非易失性存储器，例如只读存储器(rom)、相变存储器(pcm)、自选存储器、其它基于硫族化物的存储器、铁电随机存取存储器(feram)、磁性随机存取存储器(mram)、或非(nor)快闪存储器，以及电可擦除可编程只读存储器(eeprom)。
[0030]
存储器子系统控制器115(或简称为控制器115)可与存储器装置130通信以执行操作，例如在存储器装置130处执行的读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器，或其组合。硬件可包含具有专用(即，硬编码)逻辑的数字电路系统以执行本文所描述的操作。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)等)或其它合适的处理器。
[0031]
存储器子系统控制器115可以包含处理器117(例如，处理装置)，其被配置成执行存储在本地存储器119中的指令。在所说明实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，其被配置成存储用于执行各种过程、操作、逻辑流以及控制存储器子系统110的操作的例程的指令，包含控制存储器子系统110与主机系统120之间的通信。
[0032]
在一些实施例中，本地存储器119可包含存储存储器指针、所提取的数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(rom)。虽然图1a中的实例存储器子系统110已示出为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可替代地依赖于外部控制(例如，由外部主机或由与存储器子系统分离的处理器或控制器提供)。
[0033]
一般来说，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令以实现对存储器装置130的期望存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ecc)操作、加密操作、高速缓存操作和与存储器装置130相关联的逻辑地址(例如，逻辑块地址(lba)、名字空间)与物理地址(例如，物理块地址)之间的地址转译。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换成命令指令以存取存储器装置130以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
[0034]
存储器子系统110还可包含未示出的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存器或缓冲器(例如，dram)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址，且对地址进行解码以存取存储器装置130。
[0035]
在一些实施例中，存储器装置130包含本地媒体控制器135，所述本地媒体控制器结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130为受管理存储器装置，其为与本地控制器(例如，本地控制器135)组合以用于在同一存储器装置封装内进行媒体管理的原始存储器装置。受管理存储器装置的实例为受管理nand(mnand)装置。
[0036]
在一些实施例中，控制器115包含错误校正码(ecc)编码器/解码器111。ecc编码器/解码器111可对写入存储器装置130的数据执行ecc编码，且对从存储器装置130读取的数据执行ecc解码。可执行ecc解码以对ecc码字进行解码以校正原始读取数据中的错误，且在许多情况下还报告原始读取数据中的位错误的数目。
[0037]
图1b示出根据实施例的包含存储器子系统110和电力停用电路系统的较详细计算环境100b。在所公开的实施例中，主机系统120可包含耦合到计算环境110b的总线连接器124的物理主机接口122(上文所提及)。物理主机接口122的实例包含但不限于串行高级技术附件(sata)接口、外围组件互连高速(pcie)接口、通用串行总线(usb)接口、光纤通道、串行附接scsi(sas)等。物理主机接口122可用于例如经由总线连接器124在主机系统120与存储器子系统110之间传输数据。
[0038]
计算环境100b可进一步包含耦合到电力电路系统160的电力停用电路150，所述电力停用电路和电力电路系统两者均耦合到存储器子系统110，如所示出。将参考图3a至3c更详细地论述的电力电路系统160可适于从控制器115接收通用输入/输出(gpio)或其它启用信号，以从控制器115接收监测电力停用信号(pwdis)信号的切换。电力停用电路150可进一步通过相应地触发电力电路系统160而对存储器装置130或140执行断电和任选地重新通电。电力电路系统160可因此适于响应于来自电力停用电路150的通电/断电信号并相应地使控制器115和存储器装置130和/或140断电(或重新通电)。在一个实施例中，电力电路系统160为mp5505，即用于ssd应用的高效能量存储和管理单元。
[0039]
控制器115可进一步包含电力停用连接器(pwdis)监测器113(或pwdis_conn监测器)以检测来自总线连接器124的pwdis信号的电压电平。电压电平可为第一电压电平(例如，在一个实施例中为高电压电平)或第二电压电平(例如，在一个实施例中为低电压电平)。这些电压电平为当前pwdis协议的电压电平。如果更新逻辑(从当前协议改变)以响应逆转电压电平，那么第一电压电平可与第二电压电平调换。因此，在本公开中，可视为相关的内容是电压电平之间的转变，如将根据与总线连接器124上的pwdis信号一起采用的pwdis协议详细论述。pwdis连接器监测器113可进一步包含或耦合到计时器113a，所述计时器用于在gpio(或其它)信号发送到电力停用电路150之前确定pwdis信号处于第二或低电压电平的时间，以启用或激活电力停用电路150以用于电力停用目的。稍后将更详细地论述pwdis连接器监测器113和计时器113a的功能。
[0040]
图2为根据实施例的说明用以支持存储器子系统的电力停用特征的控制器的固件
与电力停用电路之间的相互作用的方法200的流程图。方法200可由可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合的处理逻辑执行。在一些实施例中，方法200由图1a的控制器115(例如，pwdis连接器监测器113)执行。方法200的其它部分可由电力停用电路150且任选地也可由电力电路系统160执行。尽管以特定顺序或次序展示，但除非另外规定，否则可修改过程的次序。因此，所示出的实施例应仅理解为实例，且所示出的过程可以不同次序执行，且一些过程可并行地执行。另外，在各种实施例中可省略一或多个过程。因此，并非每一实施例中都需要所有过程。其它过程流程是可能的。
[0041]
参考图2，在操作202处，处理逻辑对存储器子系统110执行冷通电，例如初始通电。在操作204处，处理逻辑检测存储器子系统就绪。在操作208处，处理逻辑检查来自控制器115的例如可存储于本地寄存器或本地存储器119中的pwdis识别位。pwdis识别位可指示是否支持pwdis协议，且如果支持，那么启用所述pwdis协议。在操作210处，处理逻辑例如取决于pwdis识别位的状态而确定是否支持pwdis。如果并不支持pwdis，那么在操作212处，处理逻辑忽略pwdis信号(例如，来自总线连接器的p3引脚)的状态。
[0042]
如果支持pwdis，那么在操作214处，处理逻辑例如取决于pwdis识别位的状态而确定是否已启用pwdis。如果尚未启用pwdis，那么在操作216处，处理逻辑确定是否始终启用pwdis。如果并不始终启用pwdis，那么在操作212处，处理逻辑忽略例如来自总线连接器124的p3引脚的pwdis信号的状态。
[0043]
如果pwdis被启用(操作214)或始终被启用(操作216)，那么在操作220处，处理逻辑启用pwdis信号监测。如果将监测pwdis信号，那么在操作224处，处理逻辑确定pwdis信号电压电平是高电压电平还是低电压电平，例如分别为第一电压电平或第二电压电平的高电压电平和低电压电平。如果处于高电压电平，那么在操作224处，处理逻辑继续监测pwdis信号。如果处理逻辑检测到pwdis信号转变到低电压电平，那么在操作227处，处理逻辑使用计时器118a来确定pwdis信号处于低电压电平的时间长度是否满足阈值准则(例如，达到30秒、40秒、60秒等)。如果pwdis信号处于低电压电平的时间长度已满足阈值准则，那么在操作230a处，处理逻辑发送gpio(或其它启用)信号以启用电力停用电路150。
[0044]
继续参考图2，在操作230b处，一旦接收到gpio或其它启用信号，便立即启用电力停用电路150。在操作235处，处理逻辑确定pwdis信号是否已被断言(参见例如表1)。一旦已断言pwdis信号，那么在操作240处，处理逻辑将使进入电力停用电路的pwdis信号延迟数(例如，至少一、一又二分之一、二或更多)微秒。这是为了对传入pwdis信号进行去尖峰。如果断言且遵循去尖峰延迟，那么在操作245处，处理逻辑切断电熔丝处五伏特的电源。在操作250处，处理逻辑执行标准电力损耗例程以例如使控制器115(例如，处理装置)和存储器装置130或140断电。在操作250处，此标准电力损耗路由可包含处理逻辑将信号发送到电力电路系统160以使电力电路系统160接管切断到控制器115和存储器装置130或140的电力。在控制器115的固件经由gpio信号移交对电力停用电路150的监测之前，电力停用电路150可忽略pwdis信号。
[0045]
图3a至3c为根据一些实施例的电力停用电路150的示意图。在各种实施例中，电力停用电路150包含锁存电路u40(其可以是例如d型锁存器或其它类型的锁存器)、场效应晶体管(fet)q1的集合、电压缓冲器u42和电压监控器u43。在一个实施例中，锁存电路u40将在
存储装置130或140响应于pwdis信号(例如，图3a中的pwdis_conn)被断言而转到无电力模式时将pwdis启用(pwdis_en)gpio输出信号锁存在高电压电平下。因此，即使从控制器115移除电力且因此其gpio转变到低电压电平，电力停用电路150也可保持供电并启用。因此，电力停用电路150可直接对pwdis信号做出反应且保持电力断开，只要pwdis信号保持断言(根据表1的高电压电平)，且一旦pwdis信号被否定(如表1的低电压电平)就恢复存储装置130的电力。
[0046]
在所公开的实施例中，锁存电路u40的pgin信号参考来自电力电路系统160(图1b)电力良好信号，所述电力良好信号指示输入电力处于或低于可接受阈值。
[0047]
在电力停用电路150的各种实施例中，由于到锁存电路u40的锁存器启用(le)和d输入为2.85v信号电平，所以vcc并不直接连接到5v_conn，这是因为vcc可将vih电平设置为高于可接受范围。电力停用电路150可进一步包含从5v到3v的分压器(r150/r151)以解决此问题。由于从锁存电路u40汲取的电流被r221(其可例如为47.5k欧姆)限制为大约70微安，因此预期看到任何电流/电阻(ir)下降事件且因此电容器c278可放置成在信号转变期间提供噪声解耦以及电荷。
[0048]
在所公开的实施例中，电阻器(r41 r65)和电容器c277可在电力恢复期间对pwdis_conn信号的下降边沿提供去尖峰延迟(例如，rc延迟)。此外，电阻器r65和电容器c277可在电力关闭期间对pwdis信号(例如，图3a中的pwdis_conn)的上升边沿提供去尖峰延迟。可通过断言/撤销断言5v_conn_en信号来触发电力恢复和断电序列，所述信号控制电熔丝(efuse)的启用信号以触发电力电路系统160(图1b)。
[0049]
电力停用电路150可进一步包含场效应晶体管(fet)集合，其包含组件q1内的第一fet(具有第一栅极g1、第一漏极d1和第一源极s1)和第二fet(具有第二栅极g2、第二漏极d2和第二源极s2)，其中第一和第二fet的源极彼此耦合。可在第一和第二fet的第一和第二栅极处接收pwdis信号(例如，pwdis_conn)。第三fet(q3)可具有耦合到锁存电路u40的输出(引脚q)且耦合到第一fet的第一漏极的栅极。在首次或初始通电期间，电力停用电路150可忽略pwdis信号的状态。因此，根据本文所公开的存储器子系统110设计的ssd可插入到并不支持电力停用特征的主机中。
[0050]
在所公开的实施例中，一旦先前描述的电力停用电路150被启用，电力停用电路150便可监测pwdis信号(例如，图3a中的pwdis_conn)达到高电压电平。第三场效应晶体管(fet)q3的栅极将处于高电压电平以发信号通知电力电路系统160关闭(或切断)到控制器115和存储器装置130或140的电力。直到且当pwdis信号为低(例如，处于低电压电平)时，第一fet的第一漏极为低(例如，处于第二电压电平)。这意味着第三fet q3的栅极为低且因此电力未被切断。一旦pwdis信号转变为高(例如，转变为第一或高电压电平)，第一fet的第一漏极便保持浮动。锁存电路u40的输出(引脚q)可以是高的，因为控制器115利用gpio信号现已启用引脚q。这意味着第三fet q3的栅极为高的，且因此现例如经由发信号通知电力电路系统160切断电力来切断电力。一旦电力被切断，来自控制器115的gpio信号也会丢失。
[0051]
在各种实施例中，虽然电力被切断，但锁存电路u40可锁存到先前状态(例如，高电压电平)并且等待pwdis信号转变为低，例如转变到低电压电平。一旦pwdis信号转变到低电压电平，q1中的第一fet的第一漏极便也转变到低电压电平。这意味着第三fet q3的栅极转变回低电压电平，且因此电力重新连接(例如，重新接通)到控制器115和存储装置130。
[0052]
电力停用电路150的组件的其它值可用于针对不同实施方案，例如针对不同存储装置130或140采取不同电压电平。如所论述，图3a的电路可更新以用于逆转逻辑，其中第一或高电压电平与第二或低电压电平调换。虽然图3a至3b的实施方案用于五伏特输入实施方案，但另一此类不同实施方案可适于3.3电压输入或类似者。
[0053]
参考图3b，电力停用电路150可包含电压监控器u43以在pgin信号处于高电压电平之后通过vcc对锁存电路u40供电，这将使得锁存电路u40处于已知状态。如果锁存电路在pgin出现之前通电，那么d锁存器输出例如由于浮动输入而到未知或未确定状态。电压监控器u43使得控制器115和存储装置130能够通电而不管pwdis信号的状态如何。
[0054][0055][0056]
表2
[0057]
更确切地说，净pgin信号可来自电力电路系统160且一旦到存储装置130的输入电力稳定就转变到高电压电平。其可花费大约100ms来稳定。电压监控器u43可提供大约200ms的延迟，之后锁存电路u40通电。当锁存电路u40被供电时，pgin信号将为高，且来自控制器的gpio将为低。这意味着锁存电路u40的引脚q处的输出将为低，且存储器子系统110开启，而无关于pwdis信号的状态(例如，图3a中的pwdis_conn)。在不使用电压监控器u43的情况下，如果pwdis信号在主机侧错误地较高，那么存储装置130可能不在第一时间通电。
[0058]
参考图3c，在3.3伏特系统中，负载开关s4可放置在第三fet q3与电力电路系统160之间，在一些实施例中，所述电力电路系统可包含mp5505或用于ssd应用的其它高效能
量存储和管理单元。一旦pwdis信号在已被否定满足阈值准则的一段时间之后被断言，mp5505组件便将关闭控制器115和存储器装置130或140，如本文所论述。表2具有描述各种信号值和功能的真值表，包含与来自控制器115的pwdis信号(pwdis_conn)、pwdis启用信号(pwdis_en)、电力电路系统160的锁存启用信号(latch_en)、锁存输出信号(latch_out)和电子熔丝启用信号(efuse_en)相关联的那些信号值和功能。
[0059]
图4为根据实施例的用于存储器子系统110的电力停用控制的实例方法400的流程图。方法400可由可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合的处理逻辑执行。在一些实施例中，方法400由图1a的控制器115(例如，pwdis连接器监测器113)执行。尽管以特定顺序或次序展示，但除非另外规定，否则可修改过程的次序。因此，所示出的实施例应仅理解为实例，且所示出的过程可以不同次序执行，且一些过程可并行地执行。另外，在各种实施例中可省略一或多个过程。因此，并非每一实施例中都需要所有过程。其它过程流程是可能的。
[0060]
参考图4，在操作410处，处理逻辑忽略总线连接器124的电力停用(pwdis)信号的状态。在操作415处且在存储器装置130或140通电之后，在pwdis信号处于第一或高电压电平时，处理逻辑监测总线连接器124的pwdis信号的状态。此高电压电平可理解为例如在约2.1伏特与3.6伏特之间的电压范围。如先前所论述，如果处理逻辑经更新以由相反电压电平触发，那么此第一电压电平可为低电压电平，且到第二电压电平的转变可为从低电压电平到高电压电平。出于本说明的目的且遵循表1的pwdis协议，假定最初在高电压电平下监测pwdis信号以用于到可指示断电信号的低电压电平的转变。
[0061]
继续参考图4，在操作420处，处理逻辑检测pwdis信号是否已转变到第二或低电压电平。低电压电平还可为例如在约-0.5伏特与0.7伏特之间的电压电平范围。如果没有发生转变，那么在操作415处，处理逻辑继续监测到第二或低电压电平的转变。如果已发生到低电压电平的转变，那么在操作430处，处理逻辑确定pwdis信号处于低电压电平的时间长度是否满足阈值准则。为了满足阈值准则，对于表1中所解释的pwdis协议，时间长度为至少30秒，作为pwdis否定保持时间(t
hn
)，但可更长，例如在30秒与60秒之间或更长。如果设计用于不同的电力停用协议，那么时间长度可甚至小于30秒(例如，15秒)。处理逻辑可使用计时器或其它时钟逻辑来跟踪pwdis信号处于第二或低电压电平的时间。
[0062]
在各种实施例中，如果pwdis信号在时间长度满足阈值准则之前转变回高电压电平，那么在操作415处，处理逻辑继续监测pwdis信号。如果pwdis信号处于低电压电平的时间长度已满足阈值准则，那么在操作435处，处理逻辑经由gpio或其它启用信号启用电力停用电路150。一旦启用电力停用电路150，电力停用电路150就可接管监测，且响应于pwdis信号转变回第一或高电压电平而发信号通知电力电路系统160切断到处理装置和存储器装置的电力。用于进行此操作的一个实施例在图3a中说明，且过程流程参考图5b更详细地论述。
[0063]
图5a为根据各种实施例的用于存储器子系统110的电力停用控制的实例方法500a的流程图。方法500a可由可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合的处理逻辑执行。在一些实施例中，方法500a由图1a的控制器115(例如，pwdis连接器监测器113)执行。尽管以特定顺序或次序展示，但除非另外规定，否则可修改过程的次序。因此，所
示出的实施例应仅理解为实例，且所示出的过程可以不同次序执行，且一些过程可并行地执行。另外，在各种实施例中可省略一或多个过程。因此，并非每一实施例中都需要所有过程。其它过程流程是可能的。
[0064]
参考图5a，在操作510处，在电力停用(pwdis)信号处于高电压电平时，处理逻辑监测总线连接器124的pwdis信号的状态。此高电压电平可理解为例如在约2.1伏特与3.6伏特之间的电压范围，但设想其它电压范围。在操作515处，处理逻辑确定pwdis信号是否已转变到低电压电平。低电压电平还可为例如在约-0.5伏特与0.7伏特之间的电压电平范围，但设想其它电压范围。如果pwdis信号尚未转变到低电压电平，那么在操作510处，处理逻辑继续监测pwdis信号的状态。如果pwdis信号已转变到低电压电平，那么在操作520处，处理逻辑启动计时器113a以跟踪pwdis信号保持在低电压电平的时间。
[0065]
继续参考图5a，在操作530处，处理逻辑确定计时器113a是否已达到满足阈值准则的时间长度(例如，在一个实施例中为30秒，在另一实施例中为45秒，或在再一实施例中为60秒)。如果计时器113a尚未满足阈值准则，那么在操作510处，处理逻辑继续监测pwdis信号电平的状态。如果计时器113a已满足阈值准则，那么在操作535处，处理逻辑经由gpio(或其它启用)信号启用电力停用电路150。一旦启用电力停用电路150，电力停用电路150就可接管监测，且响应于pwdis信号转变回第一或高电压电平而发信号通知电力电路系统160切断到处理装置和存储器装置的电力。借助于实例参考图5b更详细地论述此功能。
[0066]
图5b为根据各种实施例的用于存储器子系统110的电力停用控制的实例方法500b的流程图。方法500b可由可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合的处理逻辑执行。在一些实施例中，方法500b由图1a的电力停用电路150执行。尽管以特定顺序或次序展示，但除非另外规定，否则可修改过程的次序。因此，所示出的实施例应仅理解为实例，且所示出的过程可以不同次序执行，且一些过程可并行地执行。另外，在各种实施例中可省略一或多个过程。因此，并非每一实施例中都需要所有过程。其它过程流程是可能的。
[0067]
参考图5b，在操作540处，处理逻辑响应于存储装置的初始通电而忽略pwdis信号的状态。在初始通电期间忽略pwdis的状态可实现传统存储器子系统110中的所公开的电力停用电路150的使用，所述传统存储器子系统并不意图支持所公开的电力停用特征(针对pwdis支持/启用检查参见图2)。在操作542处，处理逻辑在第一fet和第二fet的栅极处且在锁存电路u40的输入处接收pwdis信号。
[0068]
在各种实施例中，在操作545处，处理逻辑响应于第二fet的第二栅极处的经断言输入(来自pwdis信号)而使第一fet的漏极浮动，所述第二fet的源极与第一fet的源极彼此耦合。在操作550处，处理逻辑的锁存电路u40响应于来自控制器115的gpio(或其它启用)信号的输入断言输出(参见图4和图5a)。在操作555处，响应于锁存电路的输出的断言，处理逻辑的第三fet(q3)发信号通知电力电路系统切断到存储器子系统110，例如到控制器115和存储器装置130或140的电力。如参考图3a所论述，第三fet(q3)的栅极可耦合到锁存电路u40的输出(引脚q)且耦合到组件q1中的第一fet的第一漏极(d1)。第三fet的第三源极(s3)耦合到地面，且第三fet的第三漏极(d3)耦合到电力电路系统160，例如，mp5505，即用于ssd应用的高效能量存储和管理单元。
[0069]
继续参考图5b，在操作560处，处理逻辑的锁存电路u40锁存gpio信号的高电压状态，且等待pwdis信号转变到低电压电平。这允许电力停用电路150在控制器115的电力已被切断之后知道gpio(或其它启用)信号的最后状态。在操作565处，处理逻辑的第三fet(q3)响应于pwdis信号转变到低电压电平而恢复到控制器115和存储器装置130或140的电力，这使第一fet的漏极转变回低电压电平，从而重新接通第三fet。
[0070]
图6示出计算机系统600的实例机器，其中可执行一组指令以用于使机器执行本文中所论述的方法中的任何一或多个。在一些实施例中，计算机系统600可对应于主机系统(例如，图1a至1b的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1a至1b的存储器子系统110)或可用于执行控制器115的操作(例如，运行操作系统以执行对应于图1b的pwdis_conn 113监测器的操作)。在替代性实施例中，机器可连接(例如，联网)到lan、内联网、外联网和/或互联网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器在客户端-服务器网络环境中的服务器或客户端机器的容量中操作。
[0071]
机器可以是个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝电话、网络设备、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定待由机器采取的动作的一组指令的任何机器。此外，虽然示出了单个机器，但还应认为术语“机器”包含单独地或共同地执行(一或多个)指令集以执行本文所论述的方法中的任何一或多种的机器的任何集合。
[0072]
实例计算机系统600包含经由总线630彼此通信的处理装置602、主存储器604(例如，只读存储器(rom)、快闪存储器、动态随机存取存储器(dram)，例如同步dram(sdram)或rambus dram(rdram)等)、静态存储器606(例如，快闪存储器、静态随机存取存储器(sram)等)以及数据存储系统618。
[0073]
处理装置602表示一或多个通用处理装置，例如微处理器、中央处理单元等。更确切地说，处理装置可以是复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器或实施其它指令集的处理器或实施指令集的组合的处理器。处理装置602还可以是一或多个专用处理装置，例如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等。处理装置602配置成执行指令626以用于执行本文所论述的操作和步骤。计算机系统600可进一步包含网络接口装置608以在网络620上通信。
[0074]
数据存储系统618可包含机器可读存储媒体624(也称为计算机可读媒体)，所述机器可读存储媒体上存储有一或多组指令626或体现本文所描述的方法或功能中的任何一或多种的软件。指令626还可在由计算机系统600执行其期间完全或至少部分地驻存于主存储器604内和/或处理装置602内，主存储器604和处理装置602还构成机器可读存储媒体。机器可读存储媒体624、数据存储系统618和/或主存储器604可对应于图1a至1b的存储器子系统110。
[0075]
在一个实施例中，指令626包含实施对应于错误确定组件(例如，图1b的pwdis_conn监测器113)的功能的指令。虽然在实例实施例中将机器可读存储媒体624展示为单个媒体，但术语“非暂时性机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储由机器执行的一组指令或
对其进行编码且使机器执行本公开的方法中的任何一或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。
[0076]
已就对计算机存储器内的数据位的操作的算法和符号表示而言呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用于将其工作的主旨最有效地传达给本领域其它技术人员的方式。算法在本文中且一般被认为是产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操控的那些操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电信号或磁信号的形式。主要出于常用的原因，已证明将这些信号称为位、值、元素、符号、字符、术语、编号或类似者有时是方便的。
[0077]
然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅是应用于这些量的方便标记。本公开可涉及将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操控且变换成类似地表示为计算机系统的存储器或寄存器或其它此类信息存储系统内的物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
[0078]
本公开还涉及一种用于执行本文中的操作的设备。此设备可出于预期目的而专门构建，或其可包含由存储于计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储于计算机可读存储媒体中，例如但不限于任何类型的盘(包含软盘、光盘、cd-rom和磁性光盘)、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡或适合于存储电子指令的任何类型的媒体，它们各自耦合到计算机系统总线。
[0079]
本文中呈现的算法和显示本质上并不与任何特定计算机或其它设备相关。各种通用系统可根据本文中的教示与程序一起使用，或其可以证明构造更专用的设备来执行方法是方便的。将如下文描述中所阐述的那样呈现用于各种这些系统的结构。另外，并不参考任何特定编程语言来描述本公开的实施例。应了解，可使用多种编程语言来实施如本文所描述的本公开的教示。
[0080]
本公开可提供为计算机程序产品或软件，所述计算机程序产品或软件可包含其上存储有可用以对计算机系统(或其它电子装置)进行编程以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于存储呈机器(例如，计算机)可读形式的信息的任何机构。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“rom”)、随机存取存储器(“ram”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
[0081]
在前述说明书中，已参考本公开具体实例实施例描述了本公开的实施例。将显而易见的是，可以在不脱离如所附权利要求书中阐述的本公开实施例的更广精神和范围的情况下对本公开进行各种修改。因此，说明书和图式应被视为说明性的而非限制性的。