低导通电阻MOSFET半导体器件的制作方法

低导通电阻mosfet半导体器件
技术领域
1.本实用新型涉及mosfet半导体技术领域，尤其涉及一种低导通电阻mosfet半导体器件。


背景技术：

2.沟槽功率mosfet是继平面vdmos之后新发展起来的一种高效开关器件，由于其有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。现有技术mosfet在技术上仍然存在改进的空间。


技术实现要素：

3.本实用新型的目的是提供一种低导通电阻mosfet半导体器件，该低导通电阻mosfet半导体器件在同等反向电压的施加下，低了最高电场强度，使空间电荷层中的电场强度得到有效缓解，也降低了漏电流，进而使崩溃效应不容易产生。
4.为达到上述目的，本实用新型采用的技术方案是：一种低导通电阻mosfet半导体器件，包括至少2个mos器件单胞，所述mos器件单胞进一步包括：位于硅片下部的重掺杂n型漏极层和位于硅片中上部的n型掺杂外延层，此n型掺杂外延层的中央区域具有一往上延伸的凸起部，所述n型掺杂外延层上部且位于中央区域两侧分别具有p型左基区和p型右基区，所述凸起部的上部具有一p型上基区，所述p型左基区和p型右基区各自上部分别具有重掺杂n型左源极区和重掺杂n型右源极区；
5.一左栅极区、右栅极区分别位于凸起部的两侧，所述左栅极区位于重掺杂n型左源极区与中央区域之间的p型左基区区域上方，所述右栅极区位于重掺杂n型右源极区与中央区域之间的p型右基区区域上方，所述左栅极区的下部与p型上基区、p型左基区之间通过一第一绝缘层电隔离，所述右栅极区的下部与p型上基区、p型右基区之间通过一第二绝缘层电隔离；相邻p型左基区和p型右基区之间具有一n掺杂深阱部，此n掺杂深阱部的下端延伸至n型掺杂外延层的下部区域。
6.上述技术方案中进一步改进的方案如下：
7.1、上述方案中，所述n型掺杂外延层的深度与n掺杂深阱部的深度比例为10：7~9。
8.2、上述方案中，所述n型掺杂外延层与p型左基区、p型右基区的深度比为10：1~3。
9.3、上述方案中，所述第一绝缘层、第二绝缘层均为二氧化硅层。
10.由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：
11.1、本实用新型低导通电阻mosfet半导体器件，其n型掺杂外延层的中央区域具有一往上延伸的凸起部，n型掺杂外延层上部且位于中央区域两侧分别具有p型左基区和p型右基区，凸起部的上部具有一p型上基区，所述p型左基区和p型右基区各自上部分别具有重掺杂n型左源极区和重掺杂n型右源极区；一左栅极区、右栅极区分别位于凸起部的两侧，左栅极区位于重掺杂n型左源极区与中央区域之间的p型左基区区域上方，右栅极区位于重掺杂n型右源极区与中央区域之间的p型右基区区域上方，在同等反向电压的施加下，空间电
荷层得到更好延伸，平滑了电场的集中，降低了最高电场强度，使空间电荷层中的电场强度得到有效缓解，具有更优的耐压特性。
12.2、本实用新型低导通电阻mosfet半导体器件，其mos器件包括至少2个mos器件单胞，相邻p型左基区和p型右基区之间具有一n掺杂深阱部，此n掺杂深阱部的下端延伸至n型掺杂外延层的下部区域，降低了漏电流，进而使崩溃效应不容易产生。
附图说明
13.附图1为本实用新型低导通电阻mosfet半导体器件的结构示意图。
14.以上附图中：1、硅片；2、重掺杂n型漏极层；3、n型掺杂外延层；4、凸起部；51、p型左基区；52、p型右基区；6、p型上基区；71、重掺杂n型左源极区；72、重掺杂n型右源极区；8、中央区域；9、源极金属层；101、左栅极区；102、右栅极区；11、第一绝缘层；12、第二绝缘层；13、mos器件单胞；14、n掺杂深阱部。
具体实施方式
15.在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
16.实施例1：一种低导通电阻mosfet半导体器件，包括至少2个mos器件单胞13，所述mos器件单胞13进一步包括：位于硅片1下部的重掺杂n型漏极层2和位于硅片1中上部的n型掺杂外延层3，此n型掺杂外延层3的中央区域8具有一往上延伸的凸起部4，所述n型掺杂外延层3上部且位于中央区域8两侧分别具有p型左基区51和p型右基区52，所述凸起部4的上部具有一p型上基区6，所述p型左基区51和p型右基区52各自上部分别具有重掺杂n型左源极区71和重掺杂n型右源极区72；
17.一左栅极区101、右栅极区102分别位于凸起部4的两侧，所述左栅极区101位于重掺杂n型左源极区71与中央区域8之间的p型左基区51区域上方，所述右栅极区102位于重掺杂n型右源极区72与中央区域8之间的p型右基区52区域上方，所述左栅极区101的下部与p型上基区6、p型左基区51之间通过一第一绝缘层11电隔离，所述右栅极区102的下部与p型上基区6、p型右基区52之间通过一第二绝缘层12电隔离；相邻p型左基区51和p型右基区52之间具有一n掺杂深阱部14，此n掺杂深阱部14的下端延伸至n型掺杂外延层3的下部区域。
18.上述n型掺杂外延层3的深度与n掺杂深阱部14的深度比例为10：8.5。
19.上述n型掺杂外延层3与p型左基区51、p型右基区52的深度比为10：2.4。
20.实施例2：一种低导通电阻mosfet半导体器件，包括至少2个mos器件单胞13，所述mos器件单胞13进一步包括：位于硅片1下部的重掺杂n型漏极层2和位于硅片1中上部的n型
掺杂外延层3，此n型掺杂外延层3的中央区域8具有一往上延伸的凸起部4，所述n型掺杂外延层3上部且位于中央区域8两侧分别具有p型左基区51和p型右基区52，所述凸起部4的上部具有一p型上基区6，所述p型左基区51和p型右基区52各自上部分别具有重掺杂n型左源极区71和重掺杂n型右源极区72；
21.一左栅极区101、右栅极区102分别位于凸起部4的两侧，所述左栅极区101位于重掺杂n型左源极区71与中央区域8之间的p型左基区51区域上方，所述右栅极区102位于重掺杂n型右源极区72与中央区域8之间的p型右基区52区域上方，所述左栅极区101的下部与p型上基区6、p型左基区51之间通过一第一绝缘层11电隔离，所述右栅极区102的下部与p型上基区6、p型右基区52之间通过一第二绝缘层12电隔离；相邻p型左基区51和p型右基区52之间具有一n掺杂深阱部14，此n掺杂深阱部14的下端延伸至n型掺杂外延层3的下部区域。
22.上述n型掺杂外延层3的深度与n掺杂深阱部14的深度比例为10：7.8。
23.上述n型掺杂外延层3与p型左基区51、p型右基区52的深度比为10：1.5。
24.上述第一绝缘层11、第二绝缘层12均为二氧化硅层。
25.采用上述低导通电阻mosfet半导体器件时，其n型掺杂外延层的中央区域具有一往上延伸的凸起部，所述n型掺杂外延层上部且位于中央区域两侧分别具有p型左基区和p型右基区，所述凸起部的上部具有一p型上基区，所述p型左基区和p型右基区各自上部分别具有重掺杂n型左源极区和重掺杂n型右源极区；一左栅极区、右栅极区分别位于凸起部的两侧，左栅极区位于重掺杂n型左源极区与中央区域之间的p型左基区区域上方，右栅极区位于重掺杂n型右源极区与中央区域之间的p型右基区区域上方，在同等反向电压的施加下，空间电荷层得到更好延伸，平滑了电场的集中，降低了最高电场强度，使空间电荷层中的电场强度得到有效缓解，具有更优的耐压特性；
26.还有，其mos器件包括至少2个mos器件单胞，相邻p型左基区和p型右基区之间具有一n掺杂深阱部，此n掺杂深阱部的下端延伸至n型掺杂外延层的下部区域，降低了漏电流，进而使崩溃效应不容易产生。
27.上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。