一种具有超结结构的半导体器件的制作方法

1.本公开涉及一种半导体器件及其制造方法，尤其是一种具有超结结构的半导体器件及其制造方法，属于半导体器件的技术领域。


背景技术：

2.在功率半导体器件领域，器件的功率密度和导通电阻是衡量产品性能最重要的指标之一。功率密度越大不仅可以降低芯片成本还能减小寄生电容和实现小型化封装。
3.一种公知的半导体结构，即超结结构(super junction)被广泛应用于半导体功率器件当中。超结结构具有高耐压和低导通电阻的特性。超结结构形成在半导体器件的漂移层内。该漂移层包括第一导电类型(例如，n型)的导电柱体和第二导电类型(例如，p型)的导电柱体，n 型导电柱体和p型导电柱体交替邻接设置而形成多组pn柱对，以形成超结结构。
4.本公开通过调整n柱和p柱的浓度来控制超结体内的电场分布，可以使电场分布更加均匀和平滑，将电场峰值控制在沟槽区底部的绝缘氧化层附近，从而提高了耐压效率。


技术实现要素：

5.本公开的特定实施例包括一种具有超结结构的半导体器件，其特征是：所述半导体器件形成在半导体基板上，所述半导体基板包括元胞区和终端区，所述元胞区位于半导体基板的中心区域，在所述元胞区内形成mos结构，所述终端区位于半导体基板的外围区域并环绕所述元胞区，在所述终端区内形成场氧层和多晶场极板结构；所述半导体基板包括：衬底；位于衬底上方的第一导电类型的外延层；多个第二导电类型的第一柱体，位于所述第一导电外延层内，所述第二导电类型的第一柱体和外延层中的对应第一导电类型的第二柱体形成多组pn柱对，在半导体基板内形成超结结构；所述超结结构分别存在于元胞区和终端区内，所述第一柱体沿着电流流通的方向在第一导电类型外延层内向下延伸，且所述第一柱体延伸的深度小于外延层的厚度；第二导电类型的注入阱区，形成在所述第一柱体的正上方；绝缘氧化层，设置在所述第二柱体的正下方；其中，所述注入阱区的掺杂浓度不低于所述第一柱体的掺杂浓度，所述注入阱区的宽度不小于所述第一柱体上方的宽度。
6.其中，多个第二导电类型的第一柱体中的每一个的宽度和深度均相同。
7.其中，所述绝缘氧化层厚度范围为
8.其中，所述mos结构包括平面型mos结构或沟槽型mos结构。
9.本公开的另一特定实施例包括一种具有超结结构的半导体器件的制造方法，其特征是，所述半导体器件形成在半导体基板上，所述半导体基板包括元胞区和终端区，所述制造方法包括以下步骤：提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型的外延层与第一导电类型的衬底；在所述外延层表面沉积掩膜层，通过光罩板图形选择性刻蚀，制作多个深沟槽区域；在多个深沟槽区域中的每一个内沉积绝缘氧化层并进行刻蚀，在每一个深沟槽区域底部保留合适厚度的绝缘氧化层；去除所述外延层表面的掩膜层；对深沟槽区域进行外延回填工艺，在回填的同时进行第二导电类型的杂质掺杂，形成
第二导电类型的第一柱体；进行平坦化工艺，一直到露出所述外延层上表面；利用阱光罩板在外延层表面注入以形成第二导电类型的注入阱区；在所述元胞区内制作平面型mos结构或者沟槽型mos结构；其中，所述深沟槽区域的深度小于所述外延层的厚度；其中，所述元胞区位于半导体基板的中心区域，所述终端区位于半导体基板的外围区域并环绕所述元胞区。
10.其中，所述掩膜层为化学气相沉积的二氧化硅、热生长的二氧化硅层和氮化硅层中的任意一种。
11.其中，所述注入阱区的掺杂浓度不低于所述第一柱体的掺杂浓度。
12.其中，在所述第一柱体两侧的所述外延层中形成具有第一导电类型的第二柱体，在所述具有第二导电类型的第一柱体与具有第一导电类型的第二柱体形成pn柱对，元胞区内任意一组pn柱对的宽度及深度均相同。
13.提供本公开内容以简化形式介绍一些概念，这些概念将在下面的具体实施例中进一步描述。本公开内容不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于帮助确定所要求保护的主题的范围。
附图说明
14.下面参考附图详细描述本技术，其中：
15.图1示出了根据本公开的实施例的具有超结结构的半导体器件的示意图。
16.图2至10示出了制造根据本公开的实施例的具有超结结构的半导体器件的各步骤的横截面图。
17.图11是示出根据本公开的实施例的具有超结结构的半导体器件的电场仿真图。
具体实施方式
18.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
19.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
20.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
21.本公开可以各种形式呈现，以下将描述其中一些示例。
22.如图1所示，根据本公开实施例的半导体器件(例如，超结结构的半导体器件)可以形成在半导体基板上，所述半导体基板在横向方向(平行于基板的表面的方向)上可以划分为元胞区和终端区。所述元胞区位于半导体基板的中心区域，在所述元胞区内形成mos结
构，所述终端区位于半导体基板的外围区域并环绕所述元胞区，在所述终端区内形成场氧层和多晶场极板结构。所述半导体基板包括：衬底1；位于衬底上方的第一导电类型的外延层2，所述第一导电类型例如是n型；多个第二导电类型的第一柱体4，所述第二导电类型例如是p型，所述多个第二导电类型的第一柱体4位于所述第一导电外延层内，所述第二导电类型的第一柱体和外延层中的对应第一导电类型的第二柱体形成多组pn 柱对，在半导体基板内形成超结结构，所述第二柱体为第一导电类型。所述超结结构分别存在于元胞区和终端区内，所述第一柱体沿着电流流通的方向(即，沿垂直于半导体基板表面的方向)在第一导电类型外延层2内从上向下延伸，且所述第一柱体延伸的深度小于外延层的厚度，即，第一柱体的最底部位于外延层2内。在所述第一柱体的正上方形成第二导电类型的注入阱区5，在该注入阱区5内形成第一导电类型的有源区6。在所述第一柱体4的正下方设置绝缘氧化层3，第一柱体4和绝缘氧化层形成在深沟槽区域12中。其中，所述外延层2的掺杂浓度不高于衬底1的掺杂浓度，所述注入阱区5的掺杂浓度不低于所述第一柱体 4的掺杂浓度，所述注入阱区5的宽度不小于所述第一柱体4上方的宽度。
23.图2至图10给出了制备如图1所示的具有超结结构的半导体器件的各个步骤。
24.图2示出了制造根据本公开的实施例的半导体器件所需的准备衬底和外延层结构。如图2所示，在在第一导电类型(例如，n型)的衬底1上生长第一导电类型的外延层2。衬底1和外延层2的掺杂浓度不同，例如，外延层2的掺杂浓度不高于衬底1的掺杂浓度。
25.图3示出了根据本公开的实施例的具有多个深沟槽区域12的半导体器件结构。如图3所示，在图2所示的衬底和外延层结构上方利用掩膜层和沟槽光罩板在第一导电类型的外延层2上刻蚀深槽区域12，形成多个深沟槽区域12。所述掩膜层(未示出)可以为以下各项中的至少一种：化学气相沉积的二氧化硅、热生长的二氧化硅层和氮化硅层。每个深沟槽区域12可以从外延层2的上表面向下延伸。从图3可以看出，每个深沟槽区域12延伸的深度小于外延层2的厚度。
26.图4示出了根据本公开的实施例的多个深沟槽区域12底部沉积有绝缘氧化层3的半导体器件结构。如图4所示，在每个深沟槽区域12内沉积二氧化硅层，并进行回蚀，以将每个深沟槽区域12内的二氧化硅层刻蚀到合适厚度，即，仅保留在每个深沟槽区域12底部的一定厚度的二氧化硅层，以形成绝缘氧化层3。绝缘氧化层3的厚度范围为绝缘氧化层3位于深沟槽区域12内的底部，从而可以将电场峰值控制在深沟槽底部的绝缘氧化层3附近，从而提高了耐压效率。
27.图5示出了根据本公开的实施例的多个深沟槽区域12内填充有导电柱体的半导体器件结构。如图5所示，在每个深沟槽区域12内回填第二导电类型的外延层，平坦化工艺去除表面多余的第二导电类型回填材料。具体地，对深沟槽区域进行外延回填工艺，在回填的同时进行第二导电类型的杂质掺杂，从而形成第二导电类型的柱体；进行平坦化工艺，去除外第一导电类型的外延层表面之上的回填材料，由此在深沟槽区域填充有第二导电类型的第一柱体4。第一柱体4直接形成在绝缘氧化层3 上方，并且填满每个深沟槽区域12。所述多个第二导电类型的第一柱体 4和外延层中的对应第一导电类型的第二柱体形成多组pn柱对，在半导体基板内形成超结结构，所述第二柱体到导电类型与外延层相同，都为第一导电类型。所述第一柱体的掺杂浓度和第二柱体的掺杂浓度可以进行调整，由此可以控制超结结构内的电场分布，从而使得电场分布更加均匀和平滑。
28.图6示出了根据本公开的实施例的具有多个注入阱区5的半导体器件结构。如图6所示，利用阱光罩板在外延层2表面进行离子注入，以形成第二导电类型的多个注入阱区5。在元胞区，每个注入阱区5与每个第一柱体4分别一一对应。每个注入阱区5分别形成在对应的每个第一柱体4的正上方。在终端区，一个注入阱区5与多个第一柱体4相对应。
29.图7示出了根据本公开的实施例的具有场氧化层11的半导体器件结构。如图7所示，在外延层3的表面生长场氧化层，再通过场氧光罩板刻蚀以形成有源区域。
30.图8示出了根据本公开的实施例的具有栅结构的半导体器件结构。如图8所示，生长栅极二氧化硅层和沉积多晶硅，利用栅极光罩板刻蚀形成多晶栅极8和多晶场板。多晶栅极8位于元胞区内，且形成在栅极二氧化硅层7上方。多晶场板位于终端区内，且形成在场氧化层11上方。多晶栅极和多晶场板通过对同一层多晶硅层进行光刻来形成。
31.图9示出了根据本公开的实施例的具有接触孔的半导体器件结构。如图9所示，沉积绝缘介质层，利用孔光罩板刻蚀形成接触孔区域，绝缘介质层9覆盖在栅极二氧化硅层7和多晶栅极8上方，并且覆盖其侧面，由此在相邻的绝缘介质层之间以及在多晶栅极8的上方形成对应的接触孔。
32.图10示出了根据本公开的实施例的具有接触孔的半导体器件结构。如图10所示，沉积金属层并利用金属层光罩板刻蚀形成栅极和源极金属层10。栅极和源极金属层10用作分别电连接到栅极和源极的金属电极。由此形成了本技术所要保护的具有超结结构的半导体器件。该半导体器件利用位于深沟槽区12内的多个第一柱体4与由外延层2形成与第一柱体相对应的第二柱体构成多组pn柱对，并且在每个第一柱体4下方的深沟槽底部形成绝缘氧化层3。
33.通过上述多组pn柱对的掺杂浓度以及设置绝缘氧化层3，可以调整半导体器件的超结结构内的电场分布，并提高耐压性。具体地，图11 示出根据本公开的实施例的具有超结结构的半导体器件的电场仿真图。该电场仿真图模拟了器件的电场强度分布。具体地，电场数值的最高点不超过硅材料的击穿电场强度，而器件的耐压强度为电场分布的面积，即曲线部分的积分。根据该电场仿真图可以看出，根据本技术的半导体器件的电场分布接近是水平的，避免了尖角，实现了近似长方形而不是三角形的分布。由此可见，本技术的具有超结结构的半导体器件实现了良好的电场分布，提高了耐压强度。
34.根据本公开实施例的具有超结结构的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(ic)，并由此构建电子设备。因此，本公开还提供了一种包括上述功率器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(pc)、人工智能、可穿戴设备、移动电源等。
35.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
36.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而
并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。在不脱离本公开的范围的情况下，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。