存储器系统及其操作方法与流程

存储器系统及其操作方法
1.相关申请的交叉引用
2.本技术要求于2020年11月30日提交的申请号为10-2020-0164567的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
3.本公开总体上涉及一种电子装置，并且更特别地，涉及一种存储器系统及其操作方法。


背景技术：

4.存储器系统可以包括至少一个半导体存储器装置和控制器。半导体存储器装置可以以串被水平地布置到半导体衬底中的二维结构形成，或者以串被垂直地布置到半导体衬底中的三维结构形成。三维存储器装置是为克服二维半导体存储器装置中的集成度的限制而设计的半导体存储器装置，并且可以包括垂直地堆叠在半导体衬底上方的多个存储器单元。控制器可以控制半导体存储器装置的操作。


技术实现要素：

5.本公开的实施例提供一种即使在供电中断时也能够稳定地执行数据迁移操作的存储器系统以及操作该存储器系统的方法。
6.根据本公开的一方面，提供一种存储器系统，该存储器系统包括：第一半导体存储器装置和第二半导体存储器装置，第一半导体存储器装置和第二半导体存储器装置中的每一个包括正常区域和预备区域；以及控制器，被配置为控制第一半导体存储器装置和第二半导体存储器装置的操作。控制器可以确定对第一半导体存储器装置中存储的目标数据的数据迁移操作，并且响应于该确定，控制第一半导体存储器装置以读取目标数据，基于该目标数据来生成迁移数据，并且控制第二半导体存储器装置将迁移数据编程在第二半导体存储器装置的预备区域中，该迁移数据包括指示数据迁移操作已部分完成的多个组迁移完成数据。
7.在一个实施例中，目标数据可包括多个部分数据。控制器可以将多个部分数据分组为多个组，并且通过将与多个组中的每一个相对应的组迁移完成数据插入目标数据中来生成迁移数据。
8.在一个实施例中，多个组迁移完成数据之中的一个组迁移完成数据可以包括：专用数据模式；以及与该组迁移完成数据相对应的组的编号。
9.在一个实施例中，可以在正常区域中执行与从主机接收的写入请求相对应的写入操作，并且可以在预备区域中执行与在存储器系统中内部确定的全局损耗均衡相对应的写入操作。
10.在一个实施例中，控制器可以通过检测存储器系统的接通来扫描第二半导体存储器装置的预备区域，并且基于预备区域中存储的至少一个组迁移完成数据，确定将恢复数
据迁移操作的位置。
11.在一个实施例中，控制器可以将与最后的组迁移完成数据相对应的组的下一数据确定为将恢复数据迁移操作的位置。
12.在一个实施例中，控制器可以基于所确定的位置来控制第一半导体存储器装置和第二半导体存储器装置以恢复数据迁移操作。
13.在一个实施例中，控制器可以包括：存储器接口，被配置为将命令和数据传送到第一半导体存储器装置和第二半导体存储器装置，并且从第一半导体存储器装置和第二半导体存储器装置接收数据；缓冲存储器，被配置为临时存储所读取的目标数据；以及处理单元，被配置为控制数据迁移操作。
14.在一个实施例中，控制器可以包括：第一闪存转换层内核，被配置为将第一命令和第一数据传送到第一半导体存储器装置，并且从第一半导体存储器装置接收数据；第二闪存转换层内核，被配置为将第二命令和第二数据传送到第二半导体存储器装置，并且从第二半导体存储器装置接收数据；以及主机接口层内核，被配置为控制第一闪存转换层内核和第二闪存转换层内核，接口连接外部主机和存储器系统，并且控制数据迁移操作。
15.根据本公开的另一方面，提供一种用于操作存储器系统的方法，该存储器系统包括第一半导体存储器装置和第二半导体存储器装置，第一半导体存储器装置和第二半导体存储器装置中的每一个包括正常区域和预备区域。该方法可以包括：确定第一半导体存储器装置中存储的数据之中成为数据迁移操作的目标的目标数据；从第一半导体存储器装置读取目标数据；并且基于目标数据来生成迁移数据，该迁移数据包括指示该数据迁移操作已部分完成的多个组迁移完成数据。
16.在一个实施例中，目标数据可包括多个部分数据。生成迁移数据可以包括：将多个部分数据分组为多个组；并且将与多个组中的每一个相对应的多个组迁移完成数据中的一个插入目标数据中以生成迁移数据。
17.在一个实施例中，多个组迁移完成数据之中的一个组迁移完成数据可以包括：专用数据模式；以及对应于该组迁移完成数据的组编号。
18.在一个实施例中，该方法可以进一步包括将迁移数据存储在第二半导体存储器装置的预备区域中。
19.正常区域可以是执行与从主机接收的写入请求相对应的写入操作的区域，并且预备区域可以是执行与在存储器系统中内部确定的全局损耗均衡相对应的写入操作的区域。
20.根据本公开的又一方面，提供一种操作存储器系统的方法，该存储器系统包括第一半导体存储器装置和第二半导体存储器装置，第一半导体存储器装置和第二半导体存储器装置中的每一个包括正常区域和预备区域。该方法可以包括：检测存储器系统的接通；确定在存储器系统已经被关断之前，已经执行从第一半导体存储器装置到第二半导体存储器装置的对目标数据的数据迁移操作；扫描第二半导体存储器装置的预备区域；并且基于预备区域中存储的至少一个组迁移完成数据，确定将恢复数据迁移操作的位置。目标数据包括被分组为多个组的多个部分数据，并且组迁移完成数据指示已经部分完成对目标数据的数据迁移操作。
21.正常区域可以是执行与从主机接收的写入请求相对应的写入操作的区域，并且预备区域可以是执行与在存储器系统中内部确定的全局损耗均衡相对应的写入操作的区域。
22.在一个实施例中，基于预备区域中存储的至少一个组迁移完成数据来确定将恢复数据迁移操作的位置可以包括：检查与至少一个组迁移完成数据之中的最后的组迁移完成数据相对应的组的数据迁移，并且将与最后的组迁移完成数据相对应的组的下一数据确定为将恢复数据迁移操作的位置。
23.该方法可以进一步包括从所确定的位置恢复数据迁移操作。
附图说明
24.现在将在下文中参照附图更充分地描述示例性实施例；然而，实施例可以以不同的形式实现，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例以便本公开将是彻底和完整的，并且将把实例性实施例的范围充分传达给本领域技术人员。
25.在附图中，为了说明清楚，可能夸大了尺寸。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。相同的附图标记始终指代相同的元件。
26.图1是示出根据本公开的实施例的存储器系统的框图。
27.图2是示出图1所示的半导体存储器装置的框图。
28.图3是示出图2所示的存储器单元阵列的示例性实施例的示图。
29.图4是示出根据本公开的实施例的图3所示的多个存储块之中的存储块的电路图。
30.图5是示出根据本公开的另一实施例的图3所示的存储块之中的存储块的电路图。
31.图6是示出根据本公开的实施例的图2所示的存储器单元阵列中包括的多个存储块之中的存储块的电路图。
32.图7是示出根据本公开的实施例的存储器系统的框图。
33.图8是示出多个半导体存储器装置之间的数据迁移的示图。
34.图9是示出根据本公开的实施例的由存储器系统处理的数据的结构的示图。
35.图10是示出根据本公开的实施例的由存储器系统生成的迁移数据的结构的示图。
36.图11是示出根据本公开的实施例的数据迁移的框图。
37.图12是示出根据本公开的实施例的操作存储器系统的方法的流程图。
38.图13是示出图12所示的步骤s150的示例性实施例的流程图。
39.图14是示出根据本公开的实施例的正在迁移数据的同时在存储器系统中发生突然断电(spo)的情况的示图。
40.图15是示出在参照图14描述的情况下被编程在目的地区域中的数据的示图。
41.图16是示出在数据迁移操作期间发生spo时操作存储器系统以恢复数据迁移操作的方法的流程图。
42.图17a和图17b是示出图16所示的操作存储器系统的方法的示图。
43.图18是示出根据本公开的另一实施例的存储器系统的框图。
44.图19是示出图1所示的控制器的示例性实施例的框图。
45.图20是示出图1所示的存储器系统的示例性应用的框图。
46.图21是示出包括参照图20描述的存储器系统的计算系统的框图。
具体实施方式
47.为了描述根据本公开的构思的实施例，本文中所公开的特定结构或功能描述仅是说明性的。根据本公开的构思的实施例可以以各种形式来实施，并且本发明构思不应被解释为限于本文所阐述的示例性实施例。
48.图1是示出根据本公开的实施例的存储器系统1000的框图。
49.参照图1，存储器系统1000包括半导体存储器装置100a和100b以及控制器200。存储器系统1000例如通过控制器200与主机300通信。控制器200基于从主机300接收的命令来控制半导体存储器装置100a和100b的操作。更具体地，控制器200可以通过第一通道ch1与半导体存储器装置100a通信，并且通过第二通道ch2与半导体存储器装置100b通信。然而，这仅是说明性的，例如，控制器200可以通过一个通道与半导体存储器装置100a和100b通信。
50.存储器系统1000的损耗均衡是一种通过在半导体存储器装置100a和100b中包括的多个存储块之间平均地或均匀地记录数据来防止过度使用特定存储块的技术。因此，可以预先防止或避免在存储器系统1000中的半导体存储器装置100a和100b中可能发生的装置错误和数据丢失，从而可以提高半导体存储器装置100a和100b的耐久性和稳定性。
51.根据损耗均衡技术，控制器200可以对半导体存储器装置100a和100b的每一个中包括的存储块中的擦除操作的数量(擦除数量)进行计数并且保持，并且允许新数据被优先地记录在具有较低的擦除数量的存储块中。在损耗均衡技术中，使半导体存储器装置100a和100b中包括的存储块之间的写入操作的数量(写入数量)均衡，从而可以减少在特定存储块中的写入操作的数量或对特定存储块的读取操作的数量，从而延长存储器系统1000的整体寿命。
52.损耗均衡可以划分为三种类型，即动态损耗均衡、静态损耗均衡和全局损耗均衡。
53.动态损耗均衡是指通过仅考虑存储器系统1000中的当前可用的空间来允许从现在起具有较小的擦除数量的存储块优先用于写入操作的技术。
54.静态损耗均衡是指一种技术，该技术在对块执行读取操作时该块不老化的假设下，将静态数据即占用存储器但几乎不执行写入操作或擦除操作的数据移动到老化最快的块，例如移动正保持的图像数据。静态损耗均衡可以将一个半导体存储器装置用作当计算擦除数量时考虑的区域。也就是说，根据静态损耗均衡技术，在单个半导体存储器装置中的多个存储块之中，将静态数据从具有较小擦除数量的存储块移动到具有较大擦除数量的另一存储块，以便稍后可以优先使用具有相对较小擦除数量的块。
55.全局损耗均衡是指多个半导体存储器装置之间的损耗均衡技术。与数据迁移区域限于单个半导体存储器内的单位的静态损耗均衡不同，在全局损耗均衡中，在存储器系统1000中包括的多个半导体存储器装置100a和100b中包括的存储块之间执行数据迁移操作。
56.本公开涉及一种技术，在该技术中，在伴随半导体存储器装置100a和100b之间的数据迁移操作的全局损耗均衡中，当在数据迁移操作期间供电突然中断时，即，即使当发生突然断电(spo)时，在恢复供电之后也可以稳定地恢复数据迁移操作。
57.图2是示出图1所示的半导体存储器装置的框图。图1所示的半导体存储器装置100a和100b中的每一个可以被实施为图2所示的半导体存储器装置100。
58.参照图2，半导体存储器装置100可以包括存储器单元阵列110、地址解码器120、读
取/写入电路130、控制逻辑140和电压生成器150。
59.存储器单元阵列110包括多个存储块blk1至blkz。多个存储块blk1至blkz通过字线wl连接到地址解码器120。多个存储块blk1至blkz通过位线bl1至blm连接到读取/写入电路130。多个存储块blk1至blkz中的每一个包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元，并且被配置为具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可以被配置为具有二维结构的存储器单元阵列。在一些实施例中，存储器单元阵列110可以被配置为具有三维结构的存储器单元阵列。同时，存储器单元阵列110中包括的多个存储器单元中的每一个可以存储至少1位数据。在实施例中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储1位数据的单层单元(slc)。在另一实施例中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储2位数据的多层单元(mlc)。在又一实施例中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储3位数据的三层单元(tlc)。在又一实施例中，存储器单元阵列110中包括的多个存储器单元中的每一个可以是存储4位数据的四层单元(qlc)。在一些实施例中，存储器单元阵列110可以包括每个存储5位或更多位数据的多个存储器单元。
60.地址解码器120、读取/写入电路130、控制逻辑140和电压生成器150一起作为用于驱动存储器单元阵列110的外围电路来操作。地址解码器120通过字线wl连接到存储器单元阵列110。地址解码器120在控制逻辑140的控制下操作。地址解码器120通过半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址。
61.地址解码器120对接收到的地址中的块地址进行解码。地址解码器120根据解码后的块地址来选择至少一个存储块。在读取操作期间的读取电压施加操作中，地址解码器120将由电压生成器150生成的读取电压vread施加到所选择的存储块的所选择的字线，并且将由电压生成器150生成的通过电压vpass施加到其他未被选择的字线。在编程验证操作中，地址解码器120将由电压生成器150生成的验证电压施加到所选择的存储块的所选择的字线，并且将通过电压vpass施加到其他未被选择的字线。
62.地址解码器120对接收到的地址中的列地址进行解码。地址解码器120将解码后的列地址传输到读取/写入电路130。
63.以页面为单位执行半导体存储器装置100的读取操作和编程操作。响应于用于读取操作和编程操作的请求而接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储块和一条字线。列地址由地址解码器120进行解码以被提供到读取/写入电路130。
64.地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
65.读取/写入电路130包括多个页面缓冲器pb1至pbm。读取/写入电路130可以在读取操作中作为“读取电路”操作，并且在写入操作中作为“写入电路”操作。多个页缓冲器pb1至pbm通过位线bl1至blm连接到存储器单元阵列110。为了在读取操作或编程验证操作中感测存储器单元的阈值电压，多个页面缓冲器pb1至pbm在向连接到存储器单元的位线连续地供应感测电流的同时，通过经由感测节点感测根据相应存储器单元的编程状态流动的电流量的改变来锁存感测数据。读取/写入电路130响应于从控制逻辑140输出的页面缓冲器控制信号而操作。
66.在读取操作中，读取/写入电路130通过感测存储器单元的数据来临时存储所读取
的数据，然后将数据data输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在示例性实施例中，除了页面缓冲器(或页面寄存器)之外，读取/写入电路130还可以包括列选择电路等。
67.控制逻辑140连接到地址解码器120、读取/写入电路130和电压生成器150。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)来接收命令cmd和控制信号ctrl。控制逻辑140响应于控制信号ctrl而控制半导体存储器装置100的一般操作。而且，控制逻辑140输出用于调整多个页面缓冲器pb1至pbm的感测节点预充电电位电平的控制信号。控制逻辑140可以控制读取/写入电路130以执行对存储器单元阵列110的读取操作。
68.电压生成器150响应于从控制逻辑140输出的控制信号而在读取操作中生成读取电压vread和通过电压vpass。为了生成具有各种电压电平的多个电压，电压生成器150可以包括用于接收内部电源电压的多个泵浦电容器，并且通过在控制逻辑140的控制下选择性地启用多个泵浦电容器来生成多个电压。如上所述，电压生成器150可以包括电荷泵，并且电荷泵可以包括多个泵浦电容器。可以对电压生成器150中包括的电荷泵的配置进行各种设计。
69.地址解码器120、读取/写入电路130和电压生成器150可以用作对存储器单元阵列110执行读取操作、写入操作和擦除操作的“外围电路”。外围电路在控制逻辑140的控制下对存储器单元阵列110执行读取操作、写入操作和擦除操作。
70.图3是示出图2所示的存储器单元阵列110的示图。
71.参照图3，存储器单元阵列110可以包括多个存储块blk1至blkz。每个存储块可以具有三维结构。每个存储块可以包括堆叠在衬底(未示出)上的多个存储器单元。多个存储器单元可以沿 x、 y和 z方向布置。将参照图4和图5更详细地描述每个存储块的结构。
72.图4是示出图3所示的存储块blk1至blkz之中的存储块blka的电路图。
73.参照图4，存储块blka可以包括多个单元串cs11至cs1m和cs21至cs2m。在实施例中，多个单元串cs11至cs1m和cs21至cs2m中的每一个可形成为“u”形。在存储块blka中，m个单元串被布置在行方向(即， x方向)上。在图4所示的示例中，使用布置在列方向(即， y方向)上的两个单元串，这是为了便于描述并且不应该是限制性的，并且将理解的是，可以在列方向上布置三个单元串。
74.多个单元串cs11至cs1m和cs21至cs2m中的每一个可以包括至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn、管道晶体管pt以及至少一个漏极选择晶体管dst。
75.选择晶体管sst和dst以及存储器单元mc1至mcn可以具有彼此相似的结构。在实施例中，选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可以在每个单元串中设置用于设置沟道层的柱(pillar)。在实施例中，可以在每个单元串中设置用于设置沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
76.每个单元串的源极选择晶体管sst连接在公共源极线csl与存储器单元mc1至mcp之间。
77.在实施例中，布置在相同行上的单元串的源极选择晶体管连接到在行方向上延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管连接到不同的源极选择
线。在图4中，第一行上的单元串cs11至cs1m的源极选择晶体管连接到第一源极选择线ssl1。第二行上的单元串cs21至cs2m的源极选择晶体管连接到第二源极选择线ssl2。
78.在另一实施例中，单元串cs11至cs1m和cs21至cs2m的源极选择晶体管可以共同联接到一个源极选择线。
79.每个单元串的第一存储器单元mc1至第n存储器单元mcn连接在源极选择晶体管sst与漏极选择晶体管dst之间。
80.第一存储器单元mc1至第n存储器单元mcn可以划分为第一存储器单元mc1至第p存储器单元mcp以及第(p 1)存储器单元mcp 1至第n存储器单元mcn。第一存储器单元mc1至第p存储器单元mcp顺序地布置在 z方向的相反方向上，并且串联连接在源极选择晶体管sst与管道晶体管pt之间。第(p 1)存储器单元mcp 1至第n存储器单元mcn顺序地布置在 z方向上，并且串联连接在管道晶体管pt与漏极选择晶体管dst之间。第一存储器单元mc1至第p存储器单元mcp以及第(p 1)存储器单元mcp 1至第n存储器单元mcn通过管道晶体管pt连接。每个单元串的第一存储器单元mc1至第n存储器单元mcn的栅电极分别连接到第一字线wl1至第n字线wln。
81.每个单元串的管道晶体管pt的栅极连接到管线pl。
82.每个单元串的漏极选择晶体管dst连接在相应的位线与存储器单元mcp 1至存储器单元mcn之间。布置在行方向上的单元串的漏极选择晶体管连接到在行方向上延伸的漏极选择线。第一行上的单元串cs11至cs1m的漏极选择晶体管连接到第一漏极选择线dsl1。第二行上的单元串cs21至cs2m的漏极选择晶体管连接到第二漏极选择线dsl2。
83.布置在列方向上的单元串连接到在列方向上延伸的位线。在图4中，第一列上的单元串cs11和cs21连接到第一位线bl1。第m列上的单元串cs1m和cs2m连接到第m位线blm。
84.布置在行方向上的单元串中连接到相同字线的存储器单元构成一个页面。例如，第一行上的单元串cs11至cs1m中连接到第一字线wl1的存储器单元构成一个页面。第二行上的单元串cs21至cs2m中连接到第一字线wl1的存储器单元构成另一页面。当选择了漏极选择线dsl1和dsl2中的任意一个时，可以选择布置在一个行方向上的单元串。当选择了字线wl1至wln中的任意一个时，可以在所选择的单元串中选择一个页面。
85.在另一实施例中，可以设置偶数位线和奇数位线代替第一位线bl1至第m位线blm。另外，布置在行方向上的单元串cs11至cs1m或cs21至cs2m之中的偶数编号的单元串可以分别连接到偶数位线，并且布置在行方向上的单元串cs11至cs1m或cs21至cs2m之中的奇数编号的单元串可以分别连接到奇数位线。
86.在实施例中，第一存储器单元mc1至第n存储器单元mcn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个虚设存储器单元以减小源极选择晶体管sst与存储器单元mc1至mcp之间的电场。可选地，可以设置至少一个虚设存储器单元以减小漏极选择晶体管dst与存储器单元mcp 1至mcn之间的电场。当虚设存储器单元的数量增加时，存储块blka的操作可靠性提高，但是存储块blka的大小也增加。相反，当虚设存储器单元的数量减少时，存储块blka的大小减小，然而，存储块blka的操作可靠性可能劣化。
87.为了有效地控制至少一个虚设存储器单元，虚设存储器单元可以具有所需的阈值电压。在存储块blka的擦除操作之前或之后，可以对虚设存储器单元中的全部或部分执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制被施
加到连接到相应虚设存储器单元的虚设字线的电压，从而虚设存储器单元可以具有所需的阈值电压。
88.图5是示出根据本公开的另一实施例的图3示出的存储块blk1至blkz之中的存储块blkb的电路图。
89.参照图5，存储块blkb可以包括多个单元串cs11'至cs1m'和cs21'至cs2m'。多个单元串cs11'至cs1m'和cs21'至cs2m'中的每一个沿 z方向延伸。多个单元串cs11'至cs1m'和cs21'至cs2m'中的每一个包括堆叠在存储块blkb下方的衬底(未示出)上的至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn以及至少一个漏极选择晶体管dst。
90.每个单元串的源极选择晶体管sst连接在公共源极线csl与存储器单元mc1至mcn之间。布置在相同行上的单元串的源极选择晶体管连接到相同的源极选择线。布置在第一行上的单元串cs11'至cs1m'的源极选择晶体管连接到第一源极选择线ssl1。布置在第二行上的单元串cs21'至cs2m'的源极选择晶体管连接到第二源极选择线ssl2。在另一实施例中，单元串cs11'至cs1m'和cs21'至cs2m'的源极选择晶体管可以共同连接到一个源极选择线。
91.每个单元串的第一存储器单元mc1至第n存储器单元mcn串联连接在源极选择晶体管sst与漏极选择晶体管dst之间。第一存储器单元mc1至第n存储器单元mcn的栅电极分别连接到第一字线wl1至第n字线wln。
92.每个单元串的漏极选择晶体管dst连接在相应的位线与存储器单元mc1至mcn之间。布置在行方向上的单元串的漏极选择晶体管连接到在行方向上延伸的漏极选择线。第一行上的单元串cs11'至cs1m'的漏极选择晶体管连接到第一漏极选择线dsl1。第二行上的单元串cs21'至cs2m'的漏极选择晶体管连接到第二漏极选择线dsl2。
93.因此，除从图5中的每个单元串排除管道晶体管pt之外，图5的存储块blkb具有与图4的存储块blka的电路相似的电路。
94.在另一实施例中，可以设置偶数位线和奇数位线代替第一位线bl1至第m位线blm。另外，布置在行方向上的单元串cs11'至cs1m'或cs21'至cs2m'之中的偶数编号的单元串可以分别连接到偶数位线，并且布置在行方向上的单元串cs11'至cs1m'或cs21'至cs2m'之中的奇数编号的单元串可以分别连接到奇数位线。
95.在实施例中，第一存储器单元mc1至第n存储器单元mcn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个虚设存储器单元以减小源极选择晶体管sst与存储器单元mc1至存储器单元mcn之间的电场。可选地，可以设置至少一个虚设存储器单元以减小漏极选择晶体管dst与存储器单元mc1至存储器单元mcn之间的电场。当虚设存储器单元的数量增加时，存储块blkb的操作可靠性提高，但是存储块blkb的大小也增加。相反，当虚设存储器单元的数量减少时，存储块blkb的大小减小，但是，存储块blkb的操作可靠性可能劣化。
96.为了有效地控制至少一个虚设存储器单元，虚设存储器单元可以具有所需的阈值电压。在存储块blkb的擦除操作之前或之后，可以对虚设存储器单元中的全部或部分执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制被施加到连接到相应虚设存储器单元的虚设字线的电压，从而虚设存储器单元可以具有所需的
阈值电压。
97.图6是示出图2所示的存储器单元阵列110中包括的多个存储块blk1至blkz之中的存储块blkc的电路图。
98.参照图6，存储块blkc包括多个单元串cs1至csm。多个单元串cs1至csm可以分别连接到多个位线bl1至blm。多个串cs1至csm中的每一个包括至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn以及至少一个漏极选择晶体管dst。
99.选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可以具有相似的结构。在实施例中，选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可以在每个单元串中设置用于设置沟道层的柱。在实施例中，可以在每个单元串中设置用于设置沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
100.每个单元串的源极选择晶体管sst连接在公共源极线csl与存储器单元mc1至mcn之间。
101.每个单元串中的第一存储器单元mc1至第n存储器单元mcn连接在源极选择晶体管sst与漏极选择晶体管dst之间。
102.每个单元串的漏极选择晶体管dst连接在相应的位线与存储器单元mc1至mcn之间。
103.连接到相同字线的存储器单元构成一个页面。当选择了漏极选择线dsl时，可以选择单元串cs1至csm。当选择了字线wl1至wln中的任意一个时，可以选择所选择的单元串之中的一个页面。
104.在另一实施例中，可以设置偶数位线和奇数位线代替第一位线bl1至第m位线blm。所布置的单元串cs1至csm之中的偶数编号的单元串可以分别连接到偶数位线，并且单元串cs1至csm之中的奇数编号的单元串可以分别连接到奇数位线。
105.图7是示出根据本公开的实施例的可以是图1所示的系统的存储器系统1000的框图。
106.参照图7，存储器系统1000包括半导体存储器装置100a和100b以及控制器200。半导体存储器装置100a和100b中的每一个可以是参照图2描述的半导体存储器装置。控制器200对应于图1所示的控制器200。在下文中，为了简洁起见，将省略重复的描述。
107.半导体存储器装置100a和100b可以分别包括存储器单元阵列110a和110b。半导体存储器装置100a可以通过第一通道ch1与控制器200通信。同时，半导体存储器装置100b可以通过第二通道ch2与控制器200通信。半导体存储器装置100a的存储器单元阵列110a可以包括多个正常区域111a至111z以及预备区域113a。另外，半导体存储器装置100b的存储器单元阵列110b可以包括多个正常区域112a至112z以及预备区域113b。在图7中，为了清楚起见，省略了对除半导体存储器装置100a和100b的存储器单元阵列110a和110b之外的组件的图示。
108.从主机接收的用户数据可以存储在第一半导体存储器装置100a的正常区域111a至111z以及第二半导体存储器装置100b的正常区域112a至112z中。同时，用于数据迁移操作的数据可以存储在第一半导体存储器装置100a的预备区域113a以及第二半导体存储器装置100b的预备区域113b中。
109.控制器200可以包括处理单元201、缓冲存储器203、主机接口205和存储器接口207。处理单元201可以包括微控制单元(mcu)或中央处理单元(cpu)。处理单元201可以处理从主机传输的请求。为了处理接收到的请求，处理单元201可以驱动代码的指令或算法即固件，并且控制内部功能块和半导体存储器装置100。
110.主机接口205可以接口连接主机和存储器系统1000。缓冲存储器203可以包括随机存取存储器，诸如动态随机存取存储器(dram)或静态随机存取存储器(sram)。缓冲存储器203可以临时存储从主机接收的编程数据或从半导体存储器装置100a和100b接收的读取数据。
111.同时，在数据迁移操作中，控制器200可以从选自半导体存储器装置100a和100b的、包括目标区域的半导体存储器装置读取变成迁移目标的目标数据，并且将该目标数据存储到缓冲存储器203中。控制器200可以基于缓冲存储器203中存储的目标数据来生成包括多个组迁移完成数据的迁移数据。所生成的迁移数据可以被存储在缓冲存储器203中。控制器200可以控制半导体存储器装置100a和100b中的任意一个以将所生成的迁移数据编程到目的地区域。
112.在本公开的实施例中，多个组迁移完成数据可以是表示对目标数据的迁移操作部分完成的数据。将参照图9和图10描述多个组迁移完成数据的生成。将参照图14至图17b描述基于多个组迁移完成数据来恢复数据迁移操作的方法。
113.存储器接口207可以在处理单元201的控制下控制半导体存储器装置100a和100b。存储器接口207可以生成用于控制半导体存储器装置100a和100b的命令、地址、控制信号等，并且将该命令、地址、控制信号等通过通道ch1和ch2传送到半导体存储器装置100a和100b。而且，存储器接口207可以通过通道ch1和ch2来接收从半导体存储器装置100a和100b提供的数据。
114.图7所示的多个正常区域111a至111z和112a至112z以及预备区域113a和113b可以对应于具有任意大小的数据存储区域。在实施例中，多个正常区域111a至111z和112a至112z以及预备区域113a和113b中的每一个可以对应于存储块。也就是说，正常区域111a至111z和112a至112z可以是存储从主机接收的用户数据的存储块。预备区域113a和113b可以是存储从目标数据生成的迁移数据的存储块。
115.在图7所示的示例中，半导体存储器装置100a和100b中的每一个包括一个预备区域，但是将理解的是，本公开不限于此，例如，半导体存储器装置100a和100b中的每一个可以包括两个或更多个预备区域。半导体存储器装置100a和100b中的每一个中包括的预备区域是用于存储在数据迁移操作中迁移的数据的区域。根据本公开的实施例的存储器系统可以在响应于来自主机300的写入请求而执行的写入操作中，将数据存储在半导体存储器装置100a和100b的正常区域111a至111z和112a至112z中。而且，根据本公开的实施例的存储器系统可以在于存储器系统内部执行的数据迁移操作中，将被迁移的数据存储在区别于正常区域111a至111z和112a至112z的预备区域113a和113b中。
116.另外，尽管图7示出存储器系统1000包括两个半导体存储器装置100a和110b，但是本公开不限于此，例如，存储器系统1000可以包括三个或更多个半导体存储器装置。
117.在存储器系统1000中，在半导体存储器装置100a和100b之间的数据迁移操作中，从第一半导体存储器装置100a读取变成为迁移操作的目标的目标数据。随后，存储器系统
1000基于所读取的目标数据来生成包括多个组迁移完成数据的迁移数据，并且将所生成的迁移数据编程到第二半导体存储器装置100b的预备区域113b。因此，当在数据迁移操作期间对存储器系统的供电突然中断时，即当发生突然断电(spo)时，当供电恢复时可以基于组迁移完成数据来确定恢复数据迁移操作的位置。因此，即使在存储器系统没有设置用于在供电中断时供应紧急电力的电容器的情况下，也可以有效地处置在数据迁移操作期间spo的发生。因此，可以提高存储器系统的操作稳定性。
118.图8是示出半导体存储器装置100a和100b之间的数据迁移的示图。
119.参照图8，系统地示出全局损耗均衡中的数据迁移操作。如图8所示，在全局损耗均衡操作中可能发生将使半导体存储器装置100a中存储的数据115a迁移到半导体存储器装置100b的情况。半导体存储器装置100a中存储的数据115a是目标数据，并且可以被确定为数据迁移操作的目标。目标数据可以存储在半导体存储器装置100a的正常区域111a至111z中，但是也可以存储在半导体存储器装置100a的预备区域113a中，如图7所示。
120.为了迁移作为目标数据的数据115a，控制器200可以控制半导体存储器装置100a读取数据115a。所读取的数据115a可以被传送到控制器200。控制器200可以基于所读取的数据115a来将数据115b写入半导体存储器装置100b。数据115b可以是与从第一半导体存储器装置100a读取的数据115a相同的数据。当在数据迁移操作期间在存储器系统1000中发生spo时，可能发生即使在供电恢复时也不恢复数据迁移操作的情况。
121.当存储器系统包括能够供应紧急电力的电容器时，发生spo时的数据迁移情况可以被存储在半导体存储器装置100a和100b中的任意一个中。然而，当存储器系统未设置这种电容器时或者当所设置的电容器没有足够的能力来记录或完成数据迁移操作时，当在spo发生之后恢复供电时，数据迁移操作从头开始重新启动。
122.在根据本公开的示例性实施例的存储器系统及其操作方法中，在半导体存储器装置100a和100b之间的数据迁移操作中，从半导体存储器装置100a读取变成为迁移操作的目标的目标数据。随后，存储器系统基于所读取的目标数据来生成包括多个组迁移完成数据的迁移数据，并且将所生成的迁移数据编程到半导体存储器装置100b的预备区域113b。因此，当在数据迁移操作期间存储器系统的电力突然中断时，即当发生突然断电(spo)时，当稍后恢复供电时可以基于组迁移完成数据来确定恢复数据迁移操作的位置。因此，即使在没有设置用于在供电中断时供应紧急电力的电容器的存储器系统的情况下，也可以有效地处置在数据迁移操作期间spo的发生。因此，可以提高存储器系统的操作稳定性。
123.图9是示出根据本公开的实施例的由存储器系统处理的数据的结构的示图。
124.参照图9，数据115a，即变成为数据迁移操作的目标的目标数据，可以包括多个部分数据pd1至pdqk。目标数据中包括的多个部分数据pd1至pdqk可以被分组为第一组至第q组。也就是说，第一部分数据pd1至第k部分数据pdk可以属于第一组gr1，并且第(k 1)部分数据pd(k 1)至第2k部分数据pd2k可以属于第二组gr2。以这种方式，第(pk 1)部分数据pd(pk 1)至第qk部分数据pdqk可以属于第q组grq。尽管在图9中示出组gr1至grq中的每一个包括k个部分数据，但是本公开不限于此。也就是说，多个组gr1至grq之中的至少两个组可以包括不同数量的部分数据。
125.可以不同地确定图9所示的部分数据pd1至pdqk中的每一个的大小。在实施例中，部分数据pd1至pdqk中的每一个的大小可以等于变成为写入操作和读取操作的目标的页面
的大小。在另一实施例中，部分数据pd1至pdqk中的每一个的大小可以等于一个页面中包括的多个数据组块的大小。另外，根据本公开的实施例的部分数据可以具有任意大小。
126.在本公开的实施例中，可以不同地确定包括多个部分数据pd1至pdqk的组gr1至grq中的每一个的大小。在实施例中，组gr1至grq之中的任意一个组的大小可以等于变成为写入操作和读取操作的目标的页面的大小。在另一实施例中，组gr1至grq之中的任意一个组的大小可以等于相对于超级块变成为写入操作和读取操作的目标的条带的大小。在又一实施例中，组gr1至grq之中的任意一个组的大小可以等于变成为数据的擦除操作目标的存储块的大小。在又一实施例中，组gr1至grq之中的任意一个组的大小可以等于超级块的大小。另外，根据本公开的实施例的组中的每一个可以具有任意大小。
127.图10是示出根据本公开的实施例的由存储器系统生成的迁移数据的结构的示图。
128.参照图10，根据本公开的实施例的存储器系统基于变成为数据迁移操作的目标的目标数据来生成迁移数据。迁移数据可以是在数据迁移操作中将被写入目的地区域的数据。
129.在一个实施例中，控制器200的处理单元201将从第一半导体存储器装置100a读取的数据115a划分为图9所示的多个组。随后，控制器200的处理单元201通过将组迁移完成数据gmc1至gmcq插入所读取的数据115a即目标数据中来生成迁移数据115c。
130.组迁移完成数据gmc1至gmcq中的每一个可以是指示已经完成与该组迁移完成数据相对应的组中包括的数据的迁移操作的数据。例如，当第一组迁移完成数据gmc1被正常地编程在目的地区域中时，这可以意为已经正常完成对第一组gr1中包括的多个部分数据pd1至pdk的编程。类似地，当第二组迁移完成数据gmc2被正常地编程在目的地区域中时，这可以意为已经正常完成对第二组gr2中包括的多个部分数据pd(k 1)至pd2k的编程。
131.为此，完成对第一组迁移完成数据gmc1的编程的时间将比完成对第一组gr1中包括的部分数据pd1至pdk的编程的时间更晚。因此，可以将第一组迁移完成数据gmc1插入第一组gr1中包括的部分数据pd1至pdk的后部中。
132.在本公开的实施例中，迁移数据115c中包括的组迁移完成数据gmc1至gmcq中的每一个可以包括专用数据模式和组编号。专用数据模式可以是指示包括相同数据模式的部分数据是组迁移完成数据的数据模式。也就是说，当在迁移数据115c的读取中读取到专用数据模式时，可以确定包括该专用数据模式的部分数据是组迁移完成数据。为此，各个组迁移完成数据gmc1至gmcq中包括的专用数据模式可以彼此相同。同时，组编号可以是表示与相应的组迁移完成数据相对应的组的编号。通过组编号，可以确定哪个包括组编号的部分数据是多个组迁移完成数据gmc1至gmcq之中的组迁移完成数据。
133.图11是示出根据本公开的实施例的数据迁移的框图。
134.参照图11，示出与图7所示的存储器系统相同的存储器系统1000。因此，为了简洁起见，本文中将不重复图11所示的存储器系统1000的描述。
135.存储器系统1000的控制器200可以确定出于全局损耗均衡的目的而将迁移的数据。在图11所示的示例中，变成为迁移目标的目标数据存储在半导体存储器装置100a的正常区域111a至111z之中的目标区域111b中。存储器接口207可以控制半导体存储器装置100a以读取目标区域111b中存储的目标数据115a。从半导体存储器装置100a读取的目标数据115a可以被存储在缓冲存储器203中。
136.控制器200可以基于缓冲存储器203中存储的目标数据来生成包括多个组迁移完成数据的迁移数据。如以上参照图10所述，可以通过将与多个组gr1至grq中的每一个相对应的组迁移完成数据gmc1至gmcq插入目标数据115a中来生成迁移数据115c。所生成的迁移数据115c可以被存储在缓冲存储器203中。控制器200的存储器接口207可以控制半导体存储器装置100b以将所生成的迁移数据115c编程在第二半导体存储器装置100b的预备区域113b中。
137.参照图11，所生成的迁移数据115c被编程在半导体存储器装置100b的预备区域113b中而不是正常区域112a至112z中。这是因为，当迁移数据115c被编程在正常区域112a至112z中时，迁移数据115c将很可能与响应于来自主机300的请求而存储的数据混合。因此，迁移数据115c可以被独立地编程在预备区域113b中，同时与正常区域112a至112z分离。在spo之后的存储器系统1000的恢复操作中，控制器200扫描预备区域113b，从而可以恢复在spo之前的数据迁移操作。
138.图12是示出根据本公开的实施例的操作存储器系统的方法的流程图。在图12中，描述了出于全局损耗均衡目的的数据迁移操作的步骤。
139.参照图12，存储器系统1000确定变成为数据迁移操作的目标的目标数据(s110)，并且从目标区域读取目标数据(s130)。随后，存储器系统1000基于目标数据来生成包括多个组迁移完成数据的迁移数据(s150)，并且将所生成的迁移数据写入目的地区域(s170)。
140.在步骤s110中，可以将用于数据迁移的目标数据115a确定为全局损耗均衡的一部分。如图11所示，可以将半导体存储器装置100a的数据115a确定为目标数据。
141.随后，控制器200可以控制半导体存储器装置100a从目标区域读取所确定的目标数据(s130)。更具体地，控制器200可以生成用于读取目标区域111b中存储的数据的读取命令以及读取地址，并且将读取命令和读取地址传送到半导体存储器装置100a。半导体存储器装置100a可以基于接收到的读取命令和接收到的读取地址对目标数据115a执行读取操作，并且将所读取的数据115a传送到控制器200。
142.控制器200可以基于接收到的目标数据115a来生成包括多个组迁移完成数据的迁移数据115c(s150)。如上所述，迁移数据中包括的组迁移完成数据可以是指示相应的组中包括的部分数据的迁移操作已经完成的数据。可以如参照图9和图10所描述的生成迁移数据115c。稍后将参照图13描述迁移数据115c的生成。
143.随后，控制器200可以控制半导体存储器装置100b将所生成的迁移数据115c存储在半导体存储器装置100b的预备区域113b中。更具体地，控制器200可以将所生成的迁移数据115c作为写入数据传送到半导体存储器装置100b，并且将代表预备区域113b中的擦除状态的区域的写入地址传送到半导体存储器装置100b。而且，控制器200可以将写入命令传送到半导体存储器装置100b。半导体存储器装置100b可以响应于接收到的写入命令而将迁移数据115c编程在预备区域113b中。
144.在步骤s170中，在迁移数据正在被写入目的地区域的同时，可以更新已经完成编程的组的部分数据的映射表。例如，当完成对第一组迁移完成数据gmc1的编程时，可以更新属于第一组的部分数据pd1到pdk的映射表。当更新了属于第一组的部分数据pd1至pdk的映射表时，可以将指示相应的部分数据pd1至pdk的物理地址从第一半导体存储器装置100a的目标区域111b改变为目的地区域，即改变为第二半导体存储器装置100b的预备区域113b。
当完成对第二组迁移完成数据gmc2的编程时，也可以更新属于第二组的部分数据pd(k 1)至pd2k的映射表。
145.图13是示出图12所示的步骤s150的示例性实施例的流程图。
146.参照图13，基于目标数据来生成包括多个组迁移完成数据的迁移数据的步骤s150包括将目标数据中包括的多个部分数据分组为多个组的步骤s210以及将多个组迁移完成数据中的、与多个组中的一个组相对应的一个组迁移完成数据插入目标数据中的步骤s230。
147.在步骤s210中，目标数据115a的多个部分数据pd1至pdq可以如图9所示被分组为第一组gr1至第q组grq。
148.在步骤s230中，可以将多个组迁移完成数据中的、与多个组中的每个组相对应的每个组迁移完成数据插入到目标数据中。因此，生成图10所示的迁移数据115c。也就是说，生成组迁移完成数据以包括与特定数据模式相对应的组编号，并且生成迁移数据使得组迁移完成数据位于相应的组的后面。
149.图14是示出根据本公开的实施例的正在迁移数据的同时在存储器系统中发生突然断电(spo)的情况的示图。
150.参照图14，示出迁移数据115c中包括的多个组gr1至grq(表示为亮块)和分别与多个组gr1至grq相对应的组迁移完成数据(表示为亮块之后的暗块)。斜线区域(暗块)指示与多个组gr1至grq中的每一个相对应的组迁移完成数据。
151.在图14中，可以看出，已经完成对第一组gr1至第三组gr3中包括的部分数据的数据迁移操作。随后，在正在处理对第四组gr4中包括的部分数据的迁移操作的同时，发生了spo。稍后将对第五组gr5至第q组grq执行迁移操作。
152.图15是示出在参照图14描述的情况下被编程在目的地区域中的数据的示图。在图15中，示出部分数据的大小等于页面的大小并且预备区域113b的大小等于存储块的大小的示例。然而，本公开不限于此，将理解的是，可以根据设计要求来不同地选择部分数据的大小和预备区域的大小。
153.一起参照图14和图15，已经完成对第一组gr1至第三组gr3的数据迁移操作。因此，第一组gr1的部分数据pd1至pdk和第一组迁移完成数据gmc1被存储在预备区域113b中。另外，第二组gr2的部分数据pd(k 1)至pd2k和第二组迁移完成数据gmc2被存储在预备区域113b中。类似地，第三组gr3的部分数据pd(2k 1)至pd3k和第三组迁移完成数据gmc3被存储在预备区域113b中。
154.同时，由于在对第四组gr4的迁移操作期间已发生spo，因此可能仅第四组gr4中包括的部分数据pd(3k 1)至pd4k的一部分可被存储在预备区域113b中。在图15所示的示例中，示出仅第四组gr4中包括的部分数据pd(3k 1)至pd4k之中的部分数据pd(3k 1)和pd(3k 2)被存储在预备区域113b中。由于尚未完成对第四组gr4的数据迁移操作，因此第四组迁移完成数据gmc4可以不存储在预备区域113b中。
155.另外，第五组gr5至第q组grq中包括的部分数据以及与第五组gr5至第q组grq相对应的组迁移完成数据gmc5至gmcq也可以不存储在预备区域113b中。
156.在下文中，将参照图16、图17a和图17b描述在发生spo之后恢复数据迁移操作的方法。
157.图16是示出当在数据迁移操作期间发生spo时操作存储器系统以恢复数据迁移操作的方法的流程图。
158.参照图16，操作存储器系统以恢复数据迁移操作的方法包括感测或检测存储器系统的接通的步骤s310，扫描半导体存储器装置的预备区域的步骤s330，基于预备区域中存储的最后的组迁移完成数据来确定将恢复数据迁移操作的位置的步骤s350，以及从所确定的位置恢复数据迁移操作的步骤s370。
159.当存储器系统被接通时(s310)，存储器系统确定存储器系统的先前的关断是由spo引起的还是正常关断。当存储器系统检测到先前的关断是由spo引起时，存储器系统可以确定在spo之前是否已执行数据迁移操作。出于确定的目的，可以从存储器装置100a和100b的系统区域中恢复关于数据迁移的信息。关于数据迁移的信息可以包括关于目标数据的信息和关于目的地区域即半导体存储器装置100b的预备区域113b的信息。
160.当存储器系统1000确定在spo之前已经执行数据迁移操作时，存储器系统1000可以基于恢复后的关于数据迁移的信息来扫描半导体存储器装置100b的预备区域113b(s330)。在扫描过程中，可以识别迁移数据115c中包括的至少一个组迁移完成数据。在一个实施例中，当所读取的部分数据中包括参照图10描述的专用数据模式时，可以将相应的部分数据识别为组迁移完成数据。随后，存储器系统1000可以通过识别组编号来确定组迁移完成数据所对应的哪个组被编程在预备区域113b中。
161.当在步骤s330中识别出多个组迁移完成数据时，在步骤s350中，存储器系统1000可以基于所识别的组迁移完成数据来确定将恢复数据迁移操作的位置。当在步骤s330中没有识别出组迁移完成数据时，在步骤s350中，存储器系统1000可以确定将从头开始恢复数据迁移操作。
162.随后，存储器系统1000可以从在步骤s350中确定的位置处开始恢复数据迁移操作(s370)。在下文中，将参照图17a和图17b详细描述操作存储器系统以恢复数据迁移操作的方法。
163.图17a和图17b是示出图16所示的操作存储器系统的方法的示图。更具体地，图17a和17b是示出图16所示的步骤s330、s350和s370的示图。
164.参照图17a，示出如参照图15描述的在对第四组gr4的数据迁移操作期间发生spo的情况下对预备区域113b的扫描操作。图17b示出对迁移数据115c的扫描操作。
165.在步骤s330中，可以扫描半导体存储器装置100b的预备区域113b。因此，从预备区域113b的起始位置顺序地执行扫描操作。存储器系统1000的控制器200可以顺序地读取预备区域113b中存储的数据。如图17a所示，可以顺序地读取第一组gr1的部分数据pd1至pdk和第一组迁移完成数据gmc1。随后，可以从预备区域113b顺序地读取第二组gr2的部分数据pd(k 1)至pd2k和第二组迁移完成数据gmc2。随后，可以顺序地读取第三组gr3的部分数据pd(2k 1)至pd3k和第三组迁移完成数据gmc3。随后，可以顺序地读取第四组gr4中包括的部分数据pd(3k 1)至pd4k之中的部分数据pd(3k 1)和pd(3k 2)，并且可以读取到后续区域处于擦除状态。
166.控制器200可以基于作为所读取的组迁移完成数据之中最后的组迁移完成数据的第三组迁移完成数据gmc3，从对第三组gr3中包括的部分数据pd(2k 1)至部分数据pd3k的数据迁移操作识别出数据迁移操作已经正常完成。因此，将作为第四组gr4的起始位置的部
分数据pd(3k 1)确定为数据迁移操作的起始位置。
167.通过扫描操作可以看出，已完成第一组至第三组的迁移操作，并且第四组的迁移操作尚未完成。因此，可以看出，如图17b所示从第四组gr4的起始位置(由标记为“rp”的箭头指示)恢复数据迁移操作。可以使先前被编程在预备区域113b中的部分数据pd(3k 1)和pd(3k 2)无效。可以在新的位置再次对部分数据pd(3k 1)和pd(3k 2)进行编程。随后，可以通过将部分数据pd(3k 1)至pd4k和第四组迁移完成数据gmc4顺序地编程在预备区域113b中来恢复数据迁移操作。当完成对第四组的迁移操作时，也可以顺序地执行对第五组gr5至第q组grq的数据迁移操作。
168.图18是示出根据本公开的另一实施例的存储器系统1005的框图。
169.参照图18，存储器系统1005包括控制器1200和多个半导体存储器装置1101a至1101c、1102a至1102c、1103a至1103c以及1104a至1104c。控制器1200包括硬件接口层(hil)内核1210和多个闪存转换层(ftl)内核1201至1204。图18所示的控制器1200可以包括附加的缓冲存储器，但是在图18中省略了附加的缓冲存储器的图示。
170.已经示出图7所示的存储器系统1000的控制器200包括处理单元201、主机接口205和存储器接口207的情况。主机接口205可以被实施为hil内核，并且存储器接口207和处理单元201可以被实施为ftl内核。也就是说，图7所示的控制器200可以包括一个ftl内核和一个hil内核。
171.然而，大容量固态驱动器(ssd)可以包括相对大量的半导体存储器装置1101a至1101c、1102a至1102c、1103a至1103c以及1104a至1104c。可能需要多个ftl内核以有效地控制多个半导体存储器装置。因此，如图18所示，控制器1200可以包括用于控制半导体存储器装置1101a至1101c的ftl内核1 1201、用于控制半导体存储器装置1102a至1102c的ftl内核2 1202、用于控制半导体存储器装置1103a至1103c的ftl内核3 1203、以及用于控制半导体存储器装置1104a至1104c的ftl内核4 1204。而且，控制器1200可以进一步包括用于控制ftl内核1201至1204的hil内核1210。
172.在图18中，术语“内核”可以意为功能上独立的处理单元。也就是说，hil内核1210和多个tfl内核1201至1204可以被物理地实施在一个芯片上，但是彼此独立地执行功能。
173.尽管在图18中示出在存储器系统中包括12个半导体存储器装置和四个ftl内核的情况，但是本公开不限于此。将理解的是，根据本公开的存储器系统中可以包括各种数量的半导体存储器装置和ftl内核。在图18所示的示例中，相同数量的半导体存储器装置，即四个半导体存储器装置连接到每个ftl内核，但是将理解的是，该数量仅是说明性的并且被选择用于描述示例实施例，并且不应是限制性的。在一些实施例中，不同数量的半导体存储器装置可以连接到各个ftl内核。
174.在图18所示的存储器系统1005中，全局损耗均衡更为重要。随着存储器系统1005中包括的半导体存储器装置的数量变大，半导体存储器装置中包括的存储块的使用状态之间的偏差可能变大。因此，可以通过全局损耗均衡来均衡多个半导体存储器装置中包括的存储块之间的写入数量(写入操作的数量)。
175.图19是示出图1所示的控制器的示例的框图。
176.参照图19，控制器200连接到半导体存储器装置100和主机host。半导体存储器装置100可以是参照图2描述的半导体存储器装置。控制器200对应于图1或图7所示的控制器
200。在下文中，将省略重复的描述。
177.控制器200响应于来自主机host的请求而访问半导体存储器装置100。例如，控制器200控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器200提供半导体存储器装置100和主机host之间的接口。控制器200运行用于控制半导体存储器装置100的固件。
178.控制器200包括随机存取存储器(ram)210、处理单元220、主机接口(i/f)230、存储器接口(i/f)240和错误校正块250。ram 210可以是处理单元220的工作存储器、半导体存储器装置100与主机host之间的高速缓存存储器以及半导体存储器装置100与主机host之间的缓冲存储器中的一种。图19所示的ram 210可以是与图7所示的缓冲存储器203基本相同的组件。
179.处理单元220控制控制器200的全部操作。图19所示的处理单元220可以是与图7所示的处理单元201基本相同的组件。
180.主机i/f 230包括用于在主机host和控制器200之间交换数据的协议。在示例性实施例中，控制器200通过诸如以下各种接口协议中的至少一种与主机host通信：通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、高速pci(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机系统接口(scsi)协议、增强型小型磁盘接口(esdi)协议、电子集成驱动器(ide)协议和专用协议。图19所示的主机i/f 230可以是与图7所示的主机接口205基本相同的组件。
181.存储器i/f 240与半导体存储器装置100接口连接。例如，存储器i/f 240可以包括nand接口或nor接口。图19所示的存储器i/f 240可以是与图7所示的存储器接口207基本相同的组件。
182.错误校正块250被配置为通过使用错误校正码(ecc)来检测和校正从半导体存储器装置100接收的数据中的错误。处理单元220可以基于错误校正块250的错误检测结果来控制半导体存储器装置100调整读取电压，并且执行重新读取。在示例性实施例中，错误校正块250可以被设置为控制器200的组件。
183.控制器200和半导体存储器装置100可以集成到一个半导体装置中。在示例性实施例中，控制器200和半导体存储器装置100可以集成到一个半导体装置中，来构成存储卡。例如，控制器200和半导体存储器装置100可以集成到一个半导体装置中，以构成诸如以下的存储卡：pc卡(个人计算机存储卡国际协会(pcmcia))、紧凑型闪存(cf)卡、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc、微型mmc)、sd卡(sd、迷你sd、微型sd或sdhc)或通用闪存(ufs)。
184.控制器200和半导体存储器装置100可以集成到一个半导体装置中以构成半导体驱动器(固态驱动器(ssd))。半导体驱动器ssd包括被配置为将数据存储在半导体存储器中的存储器系统1000。当包括控制器200和半导体存储器装置100的存储器系统1000用作半导体驱动器ssd时，连接到存储器系统1000的主机host的操作速度可以显著提高。
185.在另一示例性实施例中，包括控制器200和半导体存储器装置100的存储器系统1000可以被设置为诸如以下的电子装置的各种组件中的一种：计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航系统、黑匣子、数码相机、
三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中传输/接收信息的装置、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、rfid装置或构成计算系统的各种组件中的一种。
186.在示例性实施例中，可以以各种形式封装半导体存储器装置100和包括该半导体存储器装置100的存储器系统。例如，半导体存储器装置100或存储器系统可以以诸如以下的方式进行封装：堆叠封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插式封装(pdip)、窝伏尔组件中的管芯、晶片形式的管芯、板上芯片(cob)、陶瓷双列直插式封装(cerdip)、塑料公制四方扁平封装(mqfp)、薄型四方扁平封装(tqfp)、小外形集成电路(soic)、收缩型小外形封装(ssop)、薄型小外形封装(tsop)、系统级封装(sip)、多芯片封装(mcp)、晶圆级制造封装(wfp)或晶圆级处理堆叠封装(wsp)。
187.图20是示出图1所示的存储器系统的应用示例的框图。
188.参照图20，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。多个半导体存储器芯片被划分为多个组。
189.在图20中，示出多个组通过第一通道ch1至第k通道chk与控制器2200通信的情况。可以与参照图2描述的半导体存储器装置100相同地配置和操作每个半导体存储器芯片。
190.每个组通过一个公共通道与控制器2200通信。控制器2200与参照图19描述的控制器200相同地配置，并且通过多个通道ch1至chk来控制半导体存储器装置2100的多个存储器芯片。
191.图21是示出包括参照图20描述的存储器系统的计算系统的框图。
192.参照图21，计算系统3000包括中央处理单元3100、ram 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
193.存储器系统2000通过系统总线3500电连接到中央处理单元3100、ram 3200、用户接口3300和电源3400。通过用户接口3300供应的数据或由中央处理单元3100处理的数据被存储在存储器系统2000中。
194.在图21中，示出半导体存储器装置2100通过控制器2200连接到系统总线3500的情况。然而，半导体存储器装置2100可以直接连接到系统总线3500。可以由中央处理单元3100和ram 3200执行控制器2200的功能。
195.在图21中，示出设置参照图20描述的存储器系统2000的情况。然而，存储器系统2000可以由参照图19描述的包括控制器200和半导体存储器装置100的存储器系统代替。
196.根据本公开，提供即使当供电中断时也能够稳定地执行数据迁移操作的存储器系统和操作该存储器系统的方法。
197.尽管已经参照本公开的某些示例性实施例示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求书及其等同方案限定的本公开的精神和范围的情况下，可以在本公开中进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施例，而是不仅应由所附权利要求书而且应由其等同方案来确定。
198.在上述实施例中，可以选择性地执行所有步骤或者可以省略部分步骤。在每个实施例中，不一定按照所描述的顺序执行步骤并且可以重新排列步骤。在本说明书和附图中公开的实施例仅是为了帮助理解本公开的示例，并且本公开不限于此。也就是说，对于本领
域技术人员应当显而易见的是，可以基于本公开的技术范围进行各种修改。
199.在附图和说明书中已经描述本公开的示例性实施例。尽管此处使用了特定术语，但是它们仅用于解释本公开的实施例。因此，本公开不限于上述实施例，并且在本公开的精神和范围内可以有许多变型。对于本领域技术人员应当显而易见的是，除了本文中公开的实施例之外，还可以基于本公开的技术范围进行各种修改。