一种集成电路的布局布线方法及装置与流程

1.本公开涉及半导体集成电路技术领域，具体涉及一种集成电路的布局布线方法及装置。


背景技术：

2.eda(electronics design automation，电子设计自动化)开发软件的开发流程主要包括前端的逻辑综合流程及后端的布局布线、时序分析和功耗分析等流程，逻辑综合流程主要用于将用户设计转化为器件网表并对器件网表进行优化，布局布线流程则是将器件网表映射到芯片的物理位置上并根据器件网表中器件间的连接关系进行布线，时序分析则是在布局布线结果的基础上进行相应的分析并生成时钟频率，该时钟频率达到要求之后输出布局布线结果文件。
3.为了使电路性能达到设计预期目标，并满足电路工作环境要求，必须对一个电路设计进行诸如时序、面积、功耗等方面的约束，并始终使用这些约束条件使电路设计软件按照设计意图来运行。
4.然而随着半导体制造工艺逐渐微细化，要在电路设计的初期阶段进行时序预测变得更加困难，但为了后续电路设计的顺利进行，需要在更快的时间内获得时序预测结果。因此，设计人员需要找到能让设计初期时序预测值与设计完成后时序实际值差异最小化的方法。


技术实现要素：

5.本公开的目的是提供一种集成电路的布局布线方法及装置，以使集成电路设计初期时序预测值与设计完成后时序实际值差异最小化，以去除预测和实际性能差异导致的危险性。
6.本公开第一方面提供一种集成电路的布局布线方法，包括：
7.在集成电路的布局完成后，选择单元配线段在布线区域的第一方向和第二方向上进行预布线，所述第一方向和第二方向垂直；
8.根据所述单元配线段的寄生参数以及集成电路的网表文件和约束文件，基于标准单元库优化集成电路的标准单元配置；
9.对标准单元配置完成后集成电路进行实际布线及布线优化，得到初始版图；
10.对所述初始版图进行设计规则检查和时序验证，以继续优化版图。
11.本公开的一些实施方式中，所述对标准单元配置完成后集成电路进行实际布线及布线优化，包括：
12.若需要在不同布线层间进行跳线布线，则将不同布线层相应位置的单元配线段更换为具有连接通孔的单元配线段。
13.本公开的一些实施方式中，所述方法还包括：
14.基于备用的单元配线段，通过工程变更命令修改版图。
15.本公开的一些实施方式中，所述约束文件包括性能约束、功耗约束和面积约束。
16.本公开的一些实施方式中，所述网表文件为verilog语言格式的网表文件。
17.本公开第二方面提供一种集成电路的布局布线装置，包括：
18.预布线模块，用于在集成电路的布局完成后，选择单元配线段在布线区域的第一方向和第二方向上进行预布线，所述第一方向和第二方向垂直；
19.优化模块，用于根据所述单元配线段的寄生参数以及集成电路的网表文件和约束文件，基于标准单元库优化集成电路的标准单元配置；
20.布线模块，用于对标准单元配置完成后集成电路进行实际布线及布线优化，得到初始版图；
21.验证模块，用于对所述初始版图进行设计规则检查和时序验证，以继续优化版图。
22.本公开的一些实施方式中，所述布线模块，具体用于：
23.若需要在不同布线层间进行跳线布线，则将不同布线层相应位置的单元配线段更换为具有连接通孔的单元配线段。
24.本公开的一些实施方式中，所述装置还包括：
25.修改模块，用于基于备用的单元配线段，通过工程变更命令修改版图。
26.本公开的一些实施方式中，所述约束文件包括性能约束、功耗约束和面积约束。
27.本公开的一些实施方式中，所述网表文件为verilog语言格式的网表文件。
28.本公开与现有技术相比的优点在于：
29.1.采用本公开提供的技术方案，如果是同样难度的集成电路设计，可以缩短设计日程，提高效率。
30.2.本公开可以使集成电路设计初期时序预测值与设计完成后时序实际值差异最小化，从而去除预测和实际性能差异导致的危险性。
附图说明
31.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本公开的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
32.图1示出了本公开所提供的一种集成电路的布局布线方法的流程图；
33.图2a示出了本公开所提供的布局优化阶段预布线的示意图；
34.图2b示出了本公开所提供的布线阶段的示意图；
35.图3示出了本公开所提供的一种集成电路的布局布线装置的示意图。
具体实施方式
36.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
37.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制
造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
38.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
39.随着电路规模的增大，布局布线变得耗时和复杂。如果布线之后作时延预估后改善时延，准确性高，因为已经有实际的走线，但因为布线过程非常耗时，并且如果出现时延问题需要重新回到布局阶段改动布局，这样就造成了设计回溯，浪费时间。因此希望在布局阶段尽可能的进行时延优化，减少设计回溯，提高电路性能。现在大多布局过程是一个迭代过程，希望在布局迭代过程中，能够逐步改善时延，通过在布局过程中进行合理快速的时延估计，指导布局，优化时延。
40.为了解决现有技术中存在的问题，本公开实施例提供一种集成电路的布局布线方法及装置，以使集成电路设计初期时序预测值与设计完成后时序实际值差异最小化，以去除预测和实际性能差异导致的危险性，下面结合附图进行说明。
41.图1示出了本公开所提供的一种集成电路的布局布线方法的流程图，如图1所示，该方法包括：
42.步骤s101：在集成电路的布局完成后，选择单元配线段在布线区域的第一方向和第二方向上进行预布线；第一方向和第二方向垂直；
43.在集成电路设计中，例如芯片版图设计中，布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如ip模块、ram、i/o引脚等等。布局规划能直接影响芯片最终的面积，可以使用的工具为synopsys的astro。
44.如图2a所示，布局完成后，选择单元配线段(配线的unit tile)在布线区域的第一方向(如图中的metala所在方向)和第二方向(如图中的metal b所在方向)上进行预布线；第一方向和第二方向垂直。本公开中预先设置了多种尺寸的单元配线段，用户可以根据实际需要选用。
45.步骤s102：根据单元配线段的寄生参数以及集成电路的网表文件和约束文件，基于标准单元库优化集成电路的标准单元配置。
46.其中，约束文件可以包括性能约束、功耗约束和面积约束。网表文件可以为verilog语言格式的网表文件。
47.其中，标准单元是指对预先设计的单元(cell)进行组合,然后设计出整个芯片的大规模集成电路，所谓单元则是指能完成某种功能的一种逻辑电路、逻辑门和触发器。
48.其中，单元配线段的寄生参数包括寄生电容、寄生电阻、寄生电感等。
49.本步骤中，以实际选出的单元配线段的寄生参数为基准来计算时序预测值，所以即使不是最终阶段，因为已经考虑了相对准确的寄生参数，所以与时序实际值最后不会有太大的差异值。因此，本步骤中优化集成电路的标准单元配置时考虑了预布线的寄生参数，使得集成电路设计初期时序预测值与设计完成后时序实际值差异最小化，可以减少设计迭代次数，从而缩短了设计周期。
50.步骤s103：对标准单元配置完成后的集成电路进行实际布线及布线优化，得到初
始版图。
51.本步骤中，布线阶段后，为了不违反设计规则可能需要去掉几个单元配线段；若需要在不同布线层间进行跳线布线，则将不同布线层相应位置的单元配线段更换为具有连接通孔(via)的单元配线段，通孔透过上下两个metal layer间的连接完成信号布线，如图2b所示。
52.步骤s104：对初始版图进行设计规则检查和时序验证，以继续优化版图。
53.其中，设计规则检查(design rule check，drc)，出现在eda(电子设计自动化)软件中，由计算机完成的一项检查工作。
54.进行时序验证后，可以得到版图的实际时序值，判断实际时序值是否满足设计规范，以继续优化版图。
55.根据本公开的一些实施方式中，可以基于备用的单元配线段，通过工程变更命令(engineering change order，eco)修改版图，修改过程在此不再赘述。
56.本公开与现有技术相比的优点在于：
57.1.采用本公开提供的技术方案，如果是同样难度的集成电路设计，可以缩短设计日程，提高效率。
58.2.本公开可以使集成电路设计初期时序预测值与设计完成后时序实际值差异最小化，从而去除预测和实际性能差异导致的危险性。
59.在上述的实施例中，提供了一种集成电路的布局布线方法，与之相对应的，本技术还提供一种集成电路的布局布线装置。本技术实施例提供的集成电路的布局布线装置可以实施上述集成电路的布局布线方法，该集成电路的布局布线装置可以通过软件、硬件或软硬结合的方式来实现。例如，该集成电路的布局布线装置可以包括集成的或分开的功能模块或单元来执行上述各方法中的对应步骤。
60.请参考图3，其示出了本技术的一些实施方式所提供的一种集成电路的布局布线装置的示意图。由于装置实施例基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。下述描述的装置实施例仅仅是示意性的。
61.如图3所示，本公开提供了一种集成电路的布局布线装置，包括：
62.预布线模块101，用于在集成电路的布局完成后，选择单元配线段在布线区域的第一方向和第二方向上进行预布线；第一方向和第二方向垂直；
63.优化模块102，用于根据单元配线段的寄生参数以及集成电路的网表文件和约束文件，基于标准单元库优化集成电路的标准单元配置；
64.布线模块103，用于对标准单元配置完成后的集成电路进行实际布线及布线优化，得到初始版图；
65.验证模块104，用于对初始版图进行设计规则检查和时序验证，以继续优化版图。
66.根据本公开的一些实施方式中，布线模块103，具体用于：
67.若需要在不同布线层间进行跳线布线，则将不同布线层相应位置的单元配线段更换为具有连接通孔的单元配线段。
68.根据本公开的一些实施方式中，上述装置还包括：
69.修改模块，用于基于备用的单元配线段，通过工程变更命令eco修改版图。
70.根据本公开的一些实施方式中，约束文件包括性能约束、功耗约束和面积约束。
71.根据本公开的一些实施方式中，网表文件为verilog语言格式的网表文件。
72.本公开与现有技术相比的优点在于：
73.1.采用本公开提供的技术方案，如果是同样难度的集成电路设计，可以缩短设计日程，提高效率。
74.2.本公开可以使集成电路设计初期时序预测值与设计完成后时序实际值差异最小化，从而去除预测和实际性能差异导致的危险性。
75.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
76.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。