一种复位同步器电路及其时钟门控方法与流程

1.本发明涉及集成电路和电路系统技术领域，尤其涉及一种复位同步器电路及其时钟门控方法。


背景技术：

2.现有技术中，在实现异步复位同步释放的电路中，寄存器时钟在rst_n为1时一直处于打开状态，而复位同步实际只需要复位释放后的两个时钟沿有效即可，而多余的时钟跳变会导致寄存器内部产生较大的动态功耗。


技术实现要素：

3.本发明提供一种复位同步器电路，采用原始复位信号rst_n_in和同步复位信号rst_n对复位同步器的时钟信号clk进行门控，产生的门控时钟rst_n_clk仅在复位释放后有两个时钟信号上升沿，从而降低了同步寄存器的动态功耗。
4.为了解决上述技术问题，本发明实施例提供如下技术方案：
5.一种复位同步器电路，包括：
6.门控单元，所述门控单元的输入端输入原始复位信号rst_n_in、时钟信号clk以及同步复位信号rst_n，所述门控单元输出端输出门控时钟rst_n_clk；所述原始复位信号rst_n_in与时钟信号clk是异步的；
7.寄存器，所述寄存器的复位端输入rst_n_in，所述寄存器的时钟端输入门控时钟rst_n_clk。
8.可选的，所述门控单元包括三输入或门和反相器；
9.所述反相器的输入端输入原始复位信号rst_n_in；
10.所述三输入或门的输入端输入所述反相器的输出端、时钟信号clk以及同步复位信号rst_n，所述三输入或门的输出端输出门控时钟rst_n_clk。
11.可选的，所述寄存器包括第一级寄存器和第二级寄存器，所述第一级寄存器与所述第二级寄存器连接。
12.可选的，所述第一级寄存器的电源输入端输入vdd，所述第一级寄存器的输出端输出原始复位信号rst_n_in的第一级同步复位信号rst_n_syn1。
13.可选的，所述第二级寄存器的数据输入端输入原始复位信号rst_n_in的第一级同步复位信号rst_n_syn1，所述第二级寄存器的输出端输出同步复位信号rst_n。
14.可选的，所述三输入或门的输出作为门控时钟输出第一个有效时钟沿，包括：
15.所述门控时钟rst_n_clk被固定为低电平，原始复位信号rst_n_in由低电平跳转为高电平，在门控时钟rst_n_clk与时钟信号clk的第一个时钟上升沿处，第一级同步复位信号rst_n_sync1变为高电平，获得门控时钟的第一有效时钟沿。
16.可选的，所述三输入或门的输出作为门控时钟输出第二个有效时钟沿，包括：
17.在第二个时钟上升沿处，所述同步复位信号rst_n变为高电平，所述三输入或门的
输出作为门控时钟rst_n_clk输出高电平，获得门控时钟的第二有效时钟沿。
18.本发明实施例还提供一种复位同步器电路的时钟门控方法，应用于上所述的复位同步器电路，所述方法包括：
19.所述复位同步器电路三输入或门根据输入的原始复位信号rst_n_in、同步复位信号rst_n以及时钟信号clk，产生只在复位释放后的两个时钟上升沿有效的门控时钟。
20.可选的，产生只在复位释放后的两个时钟上升沿有效的门控时钟，包括：
21.所述门控时钟rst_n_clk被固定为低电平，原始复位信号rst_n_in由低电平跳转为高电平，在门控时钟rst_n_clk与时钟信号clk的第一个时钟上升沿处，第一级同步复位信号rst_n_sync1变为高电平，产生门控时钟第一有效时钟沿。
22.可选的，产生只在复位释放后的两个时钟上升沿有效的门控时钟，包括：
23.在第二个时钟上升沿处，所述同步复位信号rst_n变为高电平，所述三输入或门的输出作为门控时钟rst_n_clk输出高电平，获得门控时钟的第二有效时钟沿。
24.本发明的实施例，具有如下有益效果：
25.本发明的上述技术方案，采用原始复位信号rst_n_in和同步复位信号rst_n对复位同步器的时钟信号clk进行门控，产生的门控时钟仅在复位释放后有两个时钟信号上升沿，从而降低了同步寄存器的动态功耗。
附图说明
26.图1是本发明实施例提供的复位同步器电路示意图；
27.图2是本发明实施例提供的复位同步器波形图示意图；
28.图3是本发明实施例提供的复位同步器的时控门钟方法流程示意图。
具体实施方式
29.为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
30.如图1所示，本发明实施例提供一种复位同步器电路，包括：
31.门控单元，所述门控单元的输入端输入原始复位信号rst_n_in、时钟信号clk以及同步复位信号rst_n，所述门控单元输出端输出门控时钟rst_n_clk；所述原始复位信号rst_n_in与时钟信号clk是异步的；
32.寄存器，所述寄存器的复位端输入rst_n_in，所述寄存器的时钟端输入门控时钟rst_n_clk。
33.本发明的该实施例，采用原始复位信号rst_n_in和同步复位信号rst_n对复位同步器的时钟信号clk进行门控，产生的门控时钟rst_n_clk仅在复位释放后有两个时钟信号上升沿，从而降低了同步寄存器的动态功耗。
34.本发明一可选的实施例，所述门控单元包括三输入或门300和反相器400；
35.所述反相器400的输入端输入原始复位信号rst_n_in；
36.所述三输入或门300的输入端输入所述反相器400的输出端、时钟信号clk以及同步复位信号rst_n，所述三输入或门300的输出端输出门控时钟rst_n_clk。
37.本发明的该实施例，通过三输入或门300的输入端输入有效信号，通过三输入或门
300的输出端输出门控时钟rst_n_clk。
38.本发明一可选的实施例，所述寄存器包括第一级寄存器100和第二级寄存器200，所述第一级寄存器100与所述第二级寄存器200连接。
39.本发明的该实施例的第一级寄存器100和第二级寄存器200设置为同步。
40.本发明一可选的实施例，所述第一级寄存器100的电源输入端输入vdd，所述第一级寄存器100的输出端输出原始复位信号rst_n_in的第一级同步复位信号rst_n_syn1。
41.本发明一可选的实施例，所述第二级寄存器200的数据输入端输入原始复位信号rst_n_in的第一级同步复位信号rst_n_syn1，所述第二级寄存器200的输出端输出同步复位信号rst_n。
42.本发明一可选的实施例，所述三输入或门的输出作为门控时钟输出第一个有效时钟沿，包括：
43.所述门控时钟rst_n_clk被固定为低电平，原始复位信号rst_n_in由低电平跳转为高电平，在门控时钟rst_n_clk与时钟信号clk的第一个时钟上升沿处，第一级同步复位信号rst_n_sync1变为高电平，获得门控时钟的第一有效时钟沿。
44.本发明一可选的实施例，所述三输入或门的输出作为门控时钟输出第二个有效时钟沿，包括：
45.在第二个时钟上升沿处，所述同步复位信号rst_n变为高电平，所述三输入或门300的输出作为门控时钟rst_n_clk输出高电平，获得所述第二有效时钟沿。
46.具体的，本发明的上述实施例可以通过如下实现方式实现：
47.如图2所示，当原始复位信号rst_n_in为0时，此时同步复位信号rst_n也为0，门控时钟rst_n_clk被固定为0；
48.1)当原始复位信号rst_n_in释放为1，门控时钟rst_n_clk与时钟信号clk一致，在第一个时钟上升沿处，第一级复位同步信号rst_n_sync1变为1，从而产生门控时钟的第一有效时钟沿。
49.2)在第二个时钟上升沿处，同步复位信号rst_n变为1，与此同时，同步复位信号rst_n变为1反过来通过门控单元控制门控时钟rst_n_clk变为1，从而产生第二有效时钟沿。
50.本发明实施例还提供一种复位同步器电路的时钟门控方法，应用于上所述的复位同步器电路，如图3所示，所述方法包括：
51.步骤s1：所述复位同步器电路三输入或门300根据输入的原始复位信号rst_n_in、同步复位信号rst_n以及时钟信号clk，产生只在复位释放后的两个时钟上升沿有效的门控时钟。
52.本发明一可选的实施例，步骤s1中，产生只在复位释放后的两个时钟上升沿有效的门控时钟，包括：
53.所述门控时钟rst_n_clk被固定为低电平，原始复位信号rst_n_in由低电平跳转为高电平，在门控时钟rst_n_clk与时钟信号clk的在第一个时钟上升沿处，第一级同步复位信号rst_n_sync1变为高电平，产生门控时钟的第一有效时钟沿。
54.本发明一可选的实施例，步骤s1中，产生只在复位释放后的两个时钟上升沿有效的门控时钟，包括：
55.在第二个时钟上升沿处，所述同步复位信号rst_n变为高电平，所述三输入或门300的输出作为门控时钟rst_n_clk输出高电平，获得所述第二有效时钟沿。
56.本发明的上述实施例，整个过程门控时钟rst_n_clk只有两个上升沿有效，从而第一级寄存器100、第二级寄存器200只有在这两个上升沿处有动态功耗，进而相对于现有技术大大降低了同步寄存器的动态功耗。
57.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。