半导体器件、制作方法、三维存储器及存储系统与流程

1.本发明涉及半导体技术领域，具体涉及一种半导体器件、制作方法、三维存储器及存储系统。


背景技术：

2.浅沟槽隔离结构(sti，shallow trench isolation)是半导体器件中的重要部件，浅沟槽隔离结构可以对相邻的器件起横向隔离的作用。在半导体器件的制备过程中，由于后续的热氧化(thermal)、退火等热处理工艺时的高温作用，栅极与浅沟槽隔离的交界处的硼损失(boron loss)以及在交界处的电场聚集，会导致器件边缘(device corner，栅极与浅沟槽隔离的交界处)先开启，而位于器件中间(即栅极正下方的区域)后开启，从而使id-vg曲线出现双驼峰(id-vg curve double hump)现象。
3.然而，id-vg曲线出现双驼峰现象，无论是对于工艺控制还是器件建模都带来了极为不利的影响，因此，需要通过合理的工艺来解决这个问题。


技术实现要素：

4.本发明的目的在于提供一种半导体器件、制作方法、三维存储器及存储系统，能有效地改善半导体器件的id-vg曲线的双驼峰现象，以提高半导体器件的性能。
5.为了解决上述问题，本发明提供了一种半导体器件，包括：衬底，衬底包括沿第一方向设置的器件区；隔离结构，隔离结构用于将器件区隔离；位于器件区上的栅极结构，栅极结构沿垂直于第一方向的第二方向延伸；其中，器件区包括第一掺杂区和第二掺杂区，第一掺杂区沿第一方向位于栅极结构的两侧设置，第二掺杂区位于第一掺杂区在第二方向上的外侧，第一掺杂区与第二掺杂区的掺杂状态不同。
6.其中，第一掺杂区与第二掺杂区至少部分重叠。
7.其中，第一掺杂区在第二方向上具有第一宽度，第二掺杂区在第二方向上具有第二宽度，栅极结构在第二方向上形成于器件区中的有效通道宽度对应于第一宽度与第二宽度的差值。
8.其中，第二掺杂区的掺杂类型与第一掺杂区的掺杂类型相反。
9.其中，第二掺杂区与第一掺杂区相邻，且位于器件区沿第二方向与隔离结构交界的两侧。
10.其中，第二掺杂区还位于栅极结构下方，且栅极结构沿垂直于衬底的第一纵向在第二掺杂区上的投影部分位于第二掺杂区内。
11.其中，第一掺杂区的掺杂类型与第二掺杂区的掺杂类型中，其中一个为n型，另一个为p型。
12.其中，第二宽度不大于50nm。
13.为了解决上述问题，本技术实施例还提供了一种半导体器件的制作方法，包括：提供衬底，衬底包括沿第一方向设置的器件区，以及将器件区隔开的隔离区，并在隔离区中形
成隔离槽；在器件区上方形成栅极结构，栅极结构沿垂直于第一方向的第二方向延伸；于器件区中沿第一方向形成位于栅极结构两侧的第一掺杂区，以及；于器件区中形成第二掺杂区，第二掺杂区位于第一掺杂区在第二方向上的外侧；其中，第一掺杂区与第二掺杂区的掺杂状态不同。
14.其中，于器件区中形成第二掺杂区的步骤包括，第一掺杂区与第二掺杂区至少部分重叠。
15.其中，于器件区中形成第二掺杂区的步骤包括，第一掺杂区在第二方向上具有第一宽度，第二掺杂区在第二方向上具有第二宽度，栅极结构在第二方向上形成于器件区中的有效通道宽度对应于第一宽度与第二宽度的差值。
16.其中，第二掺杂区的掺杂类型与第一掺杂区的掺杂类型相反。
17.其中，于器件区中形成第二掺杂区的步骤在于器件区上方形成栅极结构的步骤之前，以在形成栅极结构之前形成第二掺杂区。
18.其中，第一掺杂区的掺杂类型与第二掺杂区的掺杂类型中，其中一个为n型，另一个为p型。
19.为了解决上述问题，本技术实施例还提供了一种三维存储器，包括存储单元阵列和外围电路，其中，外围电路包括如上述任一项的半导体器件。
20.为了解决上述问题，本技术实施例还提供了一种存储系统，包括控制器和三维存储器，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维存储器包括如上述任一项的半导体器件。
21.本发明的有益效果是：区别于现有技术，本发明提供了一种半导体器件、制作方法、三维存储器及存储系统，半导体器件包括：衬底，衬底包括沿第一方向设置的器件区；隔离结构，隔离结构用于将器件区隔离；位于器件区上的栅极结构，栅极结构沿垂直于第一方向的第二方向延伸；其中，器件区包括第一掺杂区和第二掺杂区，第一掺杂区沿第一方向位于栅极结构的两侧设置，第二掺杂区位于第一掺杂区在第二方向上的外侧，第一掺杂区与第二掺杂区的掺杂状态不同。通过第一掺杂区与第二掺杂区的掺杂状态不同，可以改变栅极结构在第二方向上的有效通道宽度，以改善半导体器件的id-vg曲线的双驼峰现象，以提高半导体器件的性能。
附图说明
22.下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
23.图1为本发明第一实施例提供的半导体器件的结构示意图。
24.图2为图1中半导体器件在c1-c1处的剖面结构示意图。
25.图3为半导体器件的id-vg曲线图。
26.图4为图1中半导体器件在z方向上的俯视结构示意图。
27.图5为本发明第二实施例提供的半导体器件的结构示意图。
28.图6为图5中半导体器件在z方向上的俯视结构示意图。
29.图7为本发明第一实施例提供的半导体器件的制作方法流程图。
30.图8为本发明第一实施例中提供衬底的结构示意图。
31.图9为本发明第一实施例中形成栅极的结构示意图。
32.图10为分别通过本技术第一实施例的方法和现有技术的方法获取的id-vg曲线对比图。
33.图11为本发明第二实施例提供的半导体器件的制作方法流程图。
34.图12为本发明第二实施例中提供衬底的结构示意图。
35.图13为本发明第二实施例中形成第二掺杂区的结构示意图。
36.图14为本发明一些实施例中存储系统的示意框图。
具体实施方式
37.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
38.应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
39.应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
40.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。
41.如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸；“垂直”是指垂直于衬底的方向。
42.需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
43.请参阅图1，为本发明第一实施例提供的半导体器件100的结构示意图。该半导体器件100包括：衬底110，衬底110包括沿第一方向设置的器件区；隔离结构121，隔离结构121用于将器件区隔离；位于器件区上的栅极结构130，栅极结构130沿垂直于第一方向的第二方向延伸；其中，器件区包括第一掺杂区140和第二掺杂区150，栅极结构130的沿第一方向位于栅极结构130的两侧设置，第二掺杂区150位于第一掺杂区140在第二方向上的外侧，第
一掺杂区140与第二掺杂区150的掺杂状态不同。
44.需要说明的是，如图1所示，第一方向是指与x方向平行的方向，第二方向是指与y方向平行的方向，下文与此相同，此后不再赘述。如图1所示，半导体器件100包括衬底110，在衬底110上形成有器件区(如图1所示的a1区域)和隔离区(如图1所示的a2区域)，其中，器件区用于形成功能器件，比如pmos器件或nmos器件等，而隔离区用于隔开器件区，在隔离区形成有一个或多个隔离结构121(为了便于说明，在图1的隔离区中仅示出了一个隔离结构121)，隔离结构121又称之为浅沟槽隔离(sti，shallow trench isolation)，通过隔离结构121可以对器件区起隔离作用。此外，在形成栅极结构130之后，还可以通过离子注入在栅极结构130的两侧形成源极160和漏极170。
45.其中，第一掺杂区140的掺杂类型与第二掺杂区150的掺杂类型中，其中一个为n型，另一个为p型。
46.具体地，一般情况下，掺杂的类型可以是n型或p型，第一掺杂区140和第二掺杂区150的掺杂类型相反，当第一掺杂区140为p型时，第二掺杂区150为n型，而当第一掺杂区140为n型时，第二掺杂区150为p型。
47.具体地，器件区可以用于形成功能器件，比如pmos器件或nmos器件，即p型晶体管或n型晶体管，而p型晶体管或n型晶体管一般包括栅极、源极160和漏极170，源极160和漏极170一般通过离子注入形成，具有一定的掺杂类型，晶体管的掺杂类型与源极160和漏极170的掺杂类型一致，比如n型晶体管的源极160和漏极170的掺杂类型都是n型，而栅极一般采用导电材料制成，不具有掺杂类型，一般情况下，栅极位于衬底110的上方且在栅极与衬底之间还形成有用于起介电作用的氧化层，栅极和氧化层都属于栅极结构130。栅极用于控制n型晶体管或p型晶体管的源极160到漏极170之间的导通或不导通，比如，当在n型晶体管的栅极上施加电压(正压)时，栅极与衬底110之间会形成电场，电场的作用促使衬底110中有源区的电子在衬底110的上表面聚集，当电子累积到一定数量，衬底110在有源区的上表面会反型成n型导电沟道，使源极160和漏极170之间导通。其中，使源极160和漏极170导通的栅极电压为阈值电压(vth)或开启电压。
48.由上文可知，在器件区周围的隔离区形成有隔离结构121，在半导体器件100的制备过程中，然而，由于后续的热氧化(thermal)、退火等热处理工艺时的高温作用，栅极结构130与隔离结构121的交界处的硼损失(boron loss)以及在交界处的电场聚集，会导致器件边缘先开启，而器件中间后开启，从而使id-vg曲线出现双驼峰(id-vg curve double hump)现象。其中，图2为图1中的半导体器件100在c1-c1处的剖面结构示意图，由图2可知，器件边缘为栅极结构130与隔离结构121的交界处，即如图2所示的a3区域，器件中间为栅极结构130正下方的区域，即如图2所示的a4区域。
49.如图3所示，为半导体器件100的id-vg曲线图，其中，横坐标为对栅极施加的电压(单位为v)，纵坐标为漏极170的输出电流(单位为a)，如图3所示，最左侧的两条曲线有明显的双驼峰的形状，即id-vg曲线出现双驼峰现象，而右侧的其它曲线没有明显的双驼峰的形状，为正常的id-vg曲线。id-vg曲线出现双驼峰现象，无论是对于工艺控制还是器件建模都带来了极为不利的影响。
50.基于此，本技术第一实施例在器件区中形成有第二掺杂区150，第二掺杂区150位于第一掺杂区140在第二方向上的外侧，第一掺杂区140与第二掺杂区150的掺杂状态不同，
通过第一掺杂区140与第二掺杂区150的掺杂状态不同，可以改变栅极结构130在第二方向上的有效通道宽度，以改善器件边缘区和器件中间区开启不同的问题。
51.此外，需要说明的是，第一掺杂区140与第二掺杂区150的掺杂状态不同可以是掺杂的浓度、掺杂的离子类型、掺杂的材料等任一种或多种的不同。比如，第一掺杂区140和第二掺杂区150掺杂的离子类型相反。另外，下文的第一掺杂区140和第二掺杂区150的掺杂状态不同原理与此类似，此后不再赘述。
52.其中，第一掺杂区140与第二掺杂区150至少部分重叠。
53.具体地，可以通过在第一掺杂区140的外侧形成第二掺杂区150，且第一掺杂区140与第二掺杂区150的掺杂状态相反，通过第二掺杂区150排除掉第一掺杂区140在第二方向上的部分有效通道宽度，以改善器件边缘区和器件中间区开启不同的问题。其中，可以通过第二掺杂区150占据至少部分的器件边缘区，以改善器件边缘区和器件中间区开启不同的问题。其中，第二掺杂区150可以仅位于至少部分的器件边缘区，而不与第一掺杂区140重叠。比如，第二掺杂区150仅靠近第一掺杂区140。此外，在通过第二掺杂区150占据至少部分的器件边缘区时，第二掺杂区150可以位于至少部分的器件边缘区，第一掺杂区140与第二掺杂区150至少部分重叠。
54.其中，第一掺杂区140在第二方向上具有第一宽度l1，第二掺杂区150在第二方向上具有第二宽度l2，栅极结构130在第二方向上形成于器件区中的有效通道宽度对应于第一宽度l1与第二宽度l2的差值。
55.具体地，如图1所示，第二掺杂区150位于第一掺杂区140在第二方向上的外侧，且在第二方向上具有第二宽度，栅极结构130在第二方向上形成于器件区中的有效通道宽度对应于第一宽度l1与第二宽度l2的差值，即通过改变栅极结构130在第二方向上的有效通道宽度，以改善器件边缘区和器件中间区开启不同的问题。一般情况下，在没有形成有第二掺杂区150的半导体器件100的栅极结构130在第二方向上的有效通道宽度是l1，此时，由于栅极结构130与隔离结构121的交界处的硼损失(boron loss)以及在交界处的电场聚集，导致器件边缘和器件中间先后开启，从而使得id-vg曲线出现双驼峰现象。在现有的器件的基础上，在器件区形成有第二掺杂区150，且栅极结构130在第二方向上形成于器件区中的有效通道宽度对应于第一宽度l1与第二宽度l2的差值，此时，在第一掺杂区140中形成有两个第二掺杂区150，即半导体器件100的栅极结构130在第二方向上的有效通道宽度是第一宽度l1与两个第二宽度l2的差值，即栅极结构130在第二方向上的有效通道宽度是l1-2l2。由此可知，此时，栅极结构130用于控制半导体器件100导通或不导通的有效宽度为栅极结构130的中间区域，即第一掺杂区140与第二掺杂区150不重叠的部分，通过将排除掉器件边缘区域的有效通道，仅保留器件中间区域的有效通道，避免在对栅极施加开启电压时，器件边缘区域和器件中间区域先后开启的问题，能有效地改善半导体器件100的id-vg曲线的双驼峰现象，以提高半导体器件100的性能。
56.此外，需要说明的是，当栅极结构130与隔离结构121仅在一侧存在交界处时，此时，仅需要对存在交界处的那一侧所对应的区域进行离子注入，以在对应的区域形成第二掺杂区150，从而改善半导体器件100的id-vg曲线的双驼峰现象。此时，栅极结构130在第二方向上的有效通道宽度是l1-l2，即栅极结构130在第二方向上的有效通道宽度与第一宽度l1和第二宽度l2的差值相对应。此处的相对应与第二掺杂区150的数量有关，比如，当在栅
极结构130的两侧形成第二掺杂区150时，相对应的有效通道宽度是l1-2l2，当在栅极结构130的一侧形成第二掺杂区150时，相对应的有效通道宽度是l1-l2。同理可知，可以根据栅极结构130与隔离结构121存在交界处的数量和位置对形成的第二掺杂区150的位置和数量进行调整，此后不再赘述。
57.其中，第二掺杂区150的掺杂类型与第一掺杂区140的掺杂类型相反。
58.具体地，由上文可知，可以通过改变栅极结构130在第二方向上的有效通道宽度，以改善半导体器件100的id-vg曲线的双驼峰现象，而对于排除掉器件边缘区域的有效通道的方法不作特别的限制，比如，可以在形成第一掺杂区140时，仅在栅极结构130的正下方的区域进行离子注入，而在栅极结构130与隔离结构121的交界处不进行离子注入形成第一掺杂区140，此时，栅极结构130在第二方向上的有效宽度为第一掺杂区140在第二方向的宽度，即l1-2l2，以改变栅极结构130在第二方向上的有效通道宽度。优选地，可以采用第二掺杂区150的掺杂类型与第一掺杂区140的掺杂类型相反的方法，从而实现改变栅极结构130在第二方向上的有效通道宽度。比如，当半导体器件100为nmos器件时，此时，第一掺杂区140的掺杂类型为n型，通过形成有n型的第一掺杂区140使得nmos器件的电子可以在第一掺杂区140形成的有效通道内运动，栅极结构130在第二方向上的有效通道宽度即为第一掺杂区140在第二方向上的宽度，即第一宽度l1。由于第二掺杂区150的掺杂类型与第一掺杂区140的掺杂类型相反，即第二掺杂区150的掺杂类型为p型，此时，nmos器件的电子不能在p型的第二掺杂区150内自由地运动，也就是说，栅极结构130在第二方向的有效通道宽度需要去除掉第二掺杂区150与第一掺杂区140重叠的部分，栅极结构130在第二方向上的有效通道宽度为l1-2l2。通过将排除掉栅极结构130边缘区域的有效通道，仅保留栅极结构130中间区域的有效通道，避免在对栅极结构130施加开启电压时，栅极结构130边缘区域和栅极结构130中间区域先后开启的问题，能有效地改善半导体器件100的id-vg曲线的双驼峰现象，以提高半导体器件100的性能。
59.在一变形例中，也可以第二掺杂区150的掺杂类型与第一掺杂区140的掺杂类型相同，但透过触点被施加不同或相反的电压，以使得栅极结构130在第二方向上的有效通道宽度为l1-2l2，这些都可以避免在对栅极结构130施加开启电压时，栅极结构130边缘区域和栅极结构130中间区域先后开启的问题，能有效地改善半导体器件100的id-vg曲线的双驼峰现象，以提高半导体器件100的性能。
60.此外，半导体器件100还可以是pmos器件，当半导体器件100为pmos器件时，此时，第一掺杂区140的掺杂类型为p型，通过形成有p型的第一掺杂区140使得pmos器件的空穴可以在第一掺杂区140形成的有效通道内运动，栅极结构130在第二方向上的有效通道宽度即为第一掺杂区140在第二方向上的宽度，即第一宽度l1。由于第二掺杂区150的掺杂类型与第一掺杂区140的掺杂类型相反，即第二掺杂区150的掺杂类型为n型，此时，pmos器件的空穴不能在n型的第二掺杂区150内自由地运动，也就是说，栅极结构130在第二方向的有效通道宽度需要去除掉第二掺杂区150与第一掺杂区140重叠的部分，栅极结构130在第二方向上的有效通道宽度为l1-2l2。通过将排除掉栅极结构130边缘区域的有效通道，仅保留栅极结构130中间区域的有效通道，避免在对栅极结构130施加开启电压时，栅极结构130边缘区域和栅极结构130中间区域先后开启的问题，能有效地改善半导体器件100的id-vg曲线的双驼峰现象，以提高半导体器件100的性能。
61.其中，第二掺杂区150与第一掺杂区140相邻，且位于器件区沿第二方向与隔离结构121交界的两侧。
62.如图4所示为图1中半导体器件在z方向上的俯视结构示意图，由图4可知，第二掺杂区150位于栅极结构130沿第二方向的边缘两侧分布。由上文可知，可以在器件区形成有第二掺杂区150，以改善半导体器件100的id-vg曲线的双驼峰现象，一般情况下，半导体器件100的形成过程包括：首先，提供衬底110，衬底110上形成有器件区和将器件区隔开的隔离区，而在隔离区中形成有多个隔离结构121；随后，在器件区上形成栅极结构130，并在栅极结构130的两侧形成源极160和漏极170，最后，对器件区进行轻度离子注入，以形成第一掺杂区140。基于半导体器件100的形成过程可知，可以通过离子注入的方式在形成栅极结构130之前或在形成栅极结构130之后在器件区形成第二掺杂区150，比如，当在形成栅极结构130和第一掺杂区140之后形成第二掺杂区150时，只需要在形成第一掺杂区140之后进行离子注入，从而在器件区形成第二掺杂区150，此时，由于已经形成了栅极结构130，再继续进行离子注入时，基于栅极结构130的遮挡，在栅极结构130正下方没有第二掺杂区150，第二掺杂区150位于器件区沿第二方向与隔离区交界的两侧，即如图4所示的第二掺杂区150位于栅极结构130沿第二方向的边缘两侧分布。此外，需要说明的是，为了在器件区对应的位置形成第二掺杂区150，可以在进行离子注入形成第二掺杂区150之前，采用与第二掺杂区150的位置和图案相对应的掩膜版(mask)，通过光刻工艺在衬底110上形成具有开口且开口对应于第二掺杂区150的位置和图案的光刻胶层，以实现通过离子注入在器件区形成第二掺杂区150。
63.其中，第二掺杂区250还位于栅极结构230下方，且栅极结构230沿垂直于衬底210的第一纵向(z方向)在第二掺杂区250上的投影部分位于第二掺杂区内250。
64.具体地，由上文可知，可以通过离子注入的方式在形成栅极结构230之前或在形成栅极结构230之后在栅极结构230下方形成第二掺杂区250，不同于第一实施例中的在栅极结构230形成之后形成第二掺杂区250的方案，还可以采用第二实施例的方案，比如，在形成栅极结构230之前形成第二掺杂区250，此时，并没有栅极结构230的遮挡，除了在栅极结构230的两侧形成有第一掺杂区240之外，在栅极结构230正下方也形成有第二掺杂区250，即栅极结构230沿垂直于衬底210的第一纵向(z方向)在第二掺杂区250上的投影部分位于第二掺杂区内250，即第二掺杂区250除了位于栅极结构230的两侧之外，还位于栅极结构250的正下方。同理可知，可以在进行离子注入形成第二掺杂区250之前，采用与第二掺杂区250的位置和图案相对应的掩膜版，通过光刻工艺，以实现通过离子注入在器件区形成第二掺杂区250。
65.如图5所示，为本发明第二实施例提供的半导体器件200的结构示意图，第二实施例提供的半导体器件200包括：衬底210，衬底210包括沿第一方向设置的器件区，以及将器件区隔开的隔离结构221；位于器件区上的栅极结构230，栅极结构230沿垂直于第一方向的第二方向延伸到器件区两侧的部分隔离结构221；沿第一方向位于栅极结构230的两侧设置的第一掺杂区240，第一掺杂区240在第二方向上具有第一宽度l1；位于器件区的第二掺杂区250，第二掺杂区250位于第一掺杂区240在第二方向上的外侧，且在第二方向上具有第二宽度，栅极结构230在第二方向上形成于器件区中的有效通道宽度为第一宽度l1与第二宽度l2的差值，即栅极结构230的有效通道宽度为l1-2l2。如图6所示为图5中半导体器件200
在z方向上的俯视结构示意图，由图6可知，栅极结构230的两侧形成有第一掺杂区240之外，在栅极结构230正下方也形成有第二掺杂区250，通过形成第二掺杂区250，能有效地改善半导体器件200的id-vg曲线的双驼峰现象，以提高半导体器件200的性能。
66.其中，第二宽度不大于50nm。
67.具体地，由上文可知，可以通过将排除掉器件边缘区域的有效通道，仅保留器件中间区域的有效通道，能有效地改善半导体器件100的id-vg曲线的双驼峰现象，当第二掺杂区150在第二方向上的第二宽度大于栅极结构130与隔离结构121的交界处的硼损失的宽度时，可以彻底消除半导体器件100的id-vg曲线的双驼峰现象。然而，第二掺杂区150的第二宽度过大会导致栅极结构130在第二方向上的有效通道变小，从而引起短沟道效应，优选地，第二掺杂区150在第二方向上的第二宽度不大于50nm。具体优选地，第二掺杂区150在第二方向上的第二宽度可以为20nm或30nm。
68.基于上述实施例描述的半导体器件100，本技术实施例还提供了一种半导体器件100的制作方法，如图7所示，为本发明第一实施例提供的半导体器件100的制作方法的流程示意图，以上述半导体器件100为例，制备该半导体器件100包括以下步骤：
69.s101步骤：提供衬底110，衬底110包括沿第一方向设置的器件区，以及将器件区隔开的隔离区，并在隔离区中形成隔离槽120。
70.图8显示s101步骤形成的结构，包括：衬底110，分别位于图8所示的a1区域和a2区域的器件区和隔离区，以及位于隔离区的隔离槽120。
71.具体地，衬底110作为形成半导体器件100的基础，衬底110为半导体材料，可以是硅(si)、锗(ge)或硅锗(gesi)、碳化硅(sic)等，也可以是其它材料，衬底110上可以形成一个或多个有源器件或无源器件。如图8所示，半导体器件100包括衬底110，在衬底110上形成有器件区(如图1所示的a1区域)和隔离区(如图1所示的a2区域)，其中，器件区用于形成功能器件，比如pmos器件或nmos器件等，而隔离区用于隔开器件区，在隔离区形成有多个隔离槽120，随后，可以在隔离槽120内填充绝缘材料形成隔离结构121，通过隔离结构121可以对器件区起隔离作用。
72.s102步骤：在器件区上方形成栅极结构130，栅极结构130沿垂直于第一方向的第二方向延伸。
73.图9显示s102步骤形成的结构，包括：衬底110，位于衬底110上的器件区和隔离区，位于隔离区的隔离结构121以及位于衬底110上的栅极结构130。其中，栅极结构130可以沿垂直于第一方向的第二方向(y方向)延伸到器件区两侧的部分隔离沟槽120。
74.具体地，栅极结构130一般包括氧化层和位于氧化层上的栅极，由于栅极用于控制半导体器件100是否导通，栅极多选用导电材料，比如多晶硅(poly)、钨(w)或铝(al)等，只要是导电材料即可，具体不作限制。而氧化层作为介电层，用于保持衬底110和栅极之间的绝缘性，氧化层的材料一般为氧化物，比如氧化硅(sio2)。可以通过热氧化反应(thermal oxidation)在衬底110上形成氧化层，再通过沉积工艺在氧化层上形成材料为多晶硅的栅极，可以通过控制热氧化反应和沉积工艺中的参数，比如热氧化反应的时间、沉积深度、厚度和位置等，使栅极结构130可以沿第二方向延伸到器件区两侧的部分隔离槽120。在形成栅极结构130之后，还可以通过离子注入在栅极结构130的两侧形成如图8所示的源极160和漏极170。
75.s103步骤：于器件区中沿第一方向形成位于栅极结构130两侧的第一掺杂区140。
76.s104步骤：于器件区中形成第二掺杂区150，第二掺杂区150位于第一掺杂区140在第二方向上的外侧；其中，第一掺杂区与第二掺杂区的掺杂状态不同。
77.图1显示s103步骤和s104步骤形成的结构，包括：衬底110，位于衬底110上的器件区和隔离区，位于隔离区的隔离结构121，位于衬底110上的栅极结构130，以及位于栅极结构130下方的第一掺杂区140和第二掺杂区150。
78.具体地，在器件区中形成有第二掺杂区150，第二掺杂区150位于第一掺杂区140在第二方向上的外侧，第一掺杂区140与第二掺杂区150的掺杂状态不同，通过第一掺杂区140与第二掺杂区150的掺杂状态不同，可以改变栅极结构130在第二方向上的有效通道宽度，以改善器件边缘区和器件中间区开启不同的问题。
79.其中，s104步骤：于器件区中形成第二掺杂区150的步骤包括，第一掺杂区140与第二掺杂区150至少部分重叠。
80.具体地，由上文可知，可以通过第二掺杂区150占据至少部分的器件边缘区，以改善器件边缘区和器件中间区开启不同的问题。其中，第二掺杂区150可以仅位于至少部分的器件边缘区，而不与第一掺杂区140重叠。比如，第二掺杂区150仅靠近第一掺杂区140。此外，在通过第二掺杂区150占据至少部分的器件边缘区时，第一掺杂区140与第二掺杂区150至少部分重叠。
81.其中，于器件区中形成第二掺杂区的步骤包括，第一掺杂区在第二方向上具有第一宽度l1，第二掺杂区在第二方向上具有第二宽度l2，栅极结构在第二方向上形成于器件区中的有效通道宽度对应于第一宽度l1与第二宽度l2的差值。
82.请参阅图1，第一掺杂区140在第二方向的宽度(即第一宽度)为l1，而第二掺杂区150在第二方向的宽度(即第二宽度)为l2，栅极结构130在第二方向上形成于器件区中的有效通道宽度对应于第一宽度l1与第二宽度l2的差值，即栅极结构130在第二方向上的有效通道宽度为l1-2l2。
83.如图10所示，为分别通过本技术第一实施例的方法和现有技术的方法获取的id-vg曲线对比图，其中，横坐标为对栅极结构130施加的电压(单位为v)，纵坐标为漏极170的输出电流(单位为a)，黑色的曲线为现有技术的方法获取的id-vg曲线，而灰色的曲线为通过本技术第一实施例的方法获取的id-vg曲线，由图9可知，现有技术的曲线有明显的双驼峰的形状，而第一实施例的曲线没有明显的双驼峰的形状，为正常的id-vg曲线。由此可知，在执行s102步骤形成栅极结构130之后，可以通过多次离子注入在栅极结构130下方分别形成第一掺杂区140和第二掺杂区150，通过在器件区形成第二掺杂区150，可以通过改变栅极结构130在第二方向上的有效通道宽度，以改善半导体器件100的id-vg曲线的双驼峰现象，从而提高器件的性能。
84.其中，第二掺杂区150的掺杂类型与第一掺杂区140的掺杂类型相反。
85.具体地，由上文可知，可以通过改变栅极结构130在第二方向上的有效通道宽度，以改善半导体器件100的id-vg曲线的双驼峰现象，而对于排除掉器件边缘区域的有效通道的方向不作特别的限制，可以在形成第一掺杂区140时，仅在栅极结构130的正下方的区域进行离子注入，以改变栅极结构130在第二方向上的有效通道宽度，优选地，可以采用第二掺杂区150的掺杂类型与第一掺杂区140的掺杂类型相反的方法，从而实现改变栅极结构
130在第二方向上的有效通道宽度。
86.其中，第一掺杂区140的掺杂类型与第二掺杂区150的掺杂类型中，其中一个为n型，另一个为p型。
87.具体地，由上文可知，掺杂的类型可以是n型或p型，第一掺杂区140和第二掺杂区150的掺杂类型相反，当第一掺杂区140为p型时，第二掺杂区150为n型，而当第一掺杂区140为n型时，第二掺杂区150为p型。
88.不同于图7所示的形成半导体器件100的方法，如图11所示，为本发明第二实施例提供的半导体器件200的制作方法的流程示意图，其中，于器件区中形成第二掺杂区250的步骤(即s104步骤)在于器件区上方形成栅极结构230的步骤(即s102步骤)之前，以在形成栅极结构230之前形成第二掺杂区250。
89.以上述半导体器件200为例，制备该半导体器件200包括以下步骤：
90.s101步骤：提供衬底210，衬底210包括沿第一方向设置的器件区，以及将器件区隔开的隔离区，并在隔离区中形成隔离槽220。
91.图12显示s101步骤形成的结构，包括：衬底210，分别位于图11所示的a1区域和a2区域的器件区和隔离区，以及位于隔离区的隔离槽220。在隔离区形成有多个隔离槽220，随后，可以在隔离槽220内填充绝缘材料形成隔离结构221，通过隔离结构221可以对器件区起隔离作用。由于关于步骤s101涉及的工艺步骤、结构元件在上文已经详细讲述了，在此不再赘述。
92.s104步骤：于器件区中形成第二掺杂区250。
93.图13显示s104步骤形成的结构，包括：衬底210，衬底210上的器件区和隔离区，位于隔离区的隔离槽220，以及位于器件区的第二掺杂区250。当执行s101步骤之后，继续执行s104步骤，此时，由于在形成栅极结构230之前形成第二掺杂区250，并没有栅极结构230的遮挡，可以通过离子注入在器件区形成如图13所示的第一掺杂区240。
94.s102步骤：在器件区上方形成栅极结构230，栅极结构230沿垂直于第一方向的第二方向延伸。
95.具体地，可以通过沉积工艺在衬底210上形成材料为多晶硅的栅极结构230，还可以通过控制沉积工艺中的参数，比如沉积深度、厚度和位置等，使栅极结构230可以沿第二方向延伸到器件区两侧的部分隔离槽220。在形成栅极结构230之后，还可以通过离子注入在栅极结构230的两侧形成如图13所示的源极260和漏极270。其中，栅极结构230可以沿垂直于第一方向的第二方向(y方向)延伸到器件区两侧的部分隔离槽220。
96.s103步骤：于器件区中沿第一方向形成位于栅极结构230两侧的第一掺杂区240，第二掺杂区250位于第一掺杂区240在第二方向上的外侧；其中，第一掺杂区与第二掺杂区的掺杂状态不同。
97.其中，s104步骤：于器件区中形成第二掺杂区250的步骤包括，第一掺杂区240与第二掺杂区250至少部分重叠。
98.图5显示s102步骤和s103步骤形成的结构，包括：衬底210，衬底210包括沿第一方向设置的器件区，以及将器件区隔开的隔离结构221；位于器件区上的栅极结构230，栅极结构230沿垂直于第一方向的第二方向延伸到器件区两侧的部分隔离结构221；沿第一方向位于栅极结构230的两侧设置的第一掺杂区240。
99.具体地，在器件区中形成有第二掺杂区250，第二掺杂区250位于第一掺杂区240在第二方向上的外侧，还位于栅极结构230正下方，第一掺杂区140与第二掺杂区150的掺杂状态不同，通过第一掺杂区140与第二掺杂区150的掺杂状态不同，可以改变栅极结构130在第二方向上的有效通道宽度，以改善器件边缘区和器件中间区开启不同的问题。
100.具体地，由上文可知，可以通过第二掺杂区250占据至少部分的器件边缘区，以改善器件边缘区和器件中间区开启不同的问题。其中，第二掺杂区250可以仅位于至少部分的器件边缘区，而不与第一掺杂区240重叠。比如，第二掺杂区250仅靠近第一掺杂区240。此外，在通过第二掺杂区250占据至少部分的器件边缘区时，第一掺杂区240与第二掺杂区250至少部分重叠。
101.其中，栅极结构230在第二方向上形成于器件区中的有效通道宽度对应于第一宽度l1与第二宽度l2的差值。
102.请参阅图5，第一掺杂区240在第二方向上具有第一宽度l1；位于器件区的第二掺杂区250，第二掺杂区250位于第一掺杂区240在第二方向上的外侧，且在第二方向上具有第二宽度l2，栅极结构230在第二方向上形成于器件区中的有效通道宽度为第一宽度l1与第二宽度l2的差值，即栅极结构230的有效通道宽度为l1-2l2。
103.如图6所示为图5中半导体器件200在z方向的俯视结构示意图，由图5可知，栅极结构230的两侧形成有第一掺杂区240之外，在栅极结构230正下方也形成有第二掺杂区250，且第二掺杂区250与栅极结构230形成有重叠部分，通过形成第二掺杂区250，能有效地改善半导体器件200的id-vg曲线的双驼峰现象，以提高半导体器件200的性能。
104.基于上述实施例描述的半导体结构的制作方法，本技术实施例还提供了一种三维存储器(图中未示出)，三维存储器包括阵列存储结构和外围电路，其中，上述任一项半导体器件位于外围电路中。
105.具体地，三维存储器(3d nand flash)包括阵列存储结构(array)和外围电路(periphery circuit)，上述任一项半导体结构位于外围电路中，其中，阵列存储结构用于存储信息，而外围电路可以位于阵列存储结构的上方或者下方，也可以位于阵列存储结构的四周，外围电路用于控制对应的阵列存储结构。另外，该半导体结构还可以应用于其它的微电子器件中，比如，非易失闪存(nor flash)等，具体不作限制。
106.基于上述实施例描述的半导体结构，本技术实施例还提供了一种存储系统，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维存储器包括上述任一项的半导体器件。
107.具体地，如图14所示，存储系统400包括控制器410和一个或多个三维存储器420，其中，三维存储器420包括一个或多个阵列存储结构421和外围电路422。存储系统400可通过控制器410与主机500通信，其中，控制器410可经由一个或多个三维存储器420中的通道连接到一个或多个三维存储器420。每个三维存储器420可以由控制器410经由三维存储器420中的通道来管理。
108.根据以上所述，本实施例中的半导体器件、制作方法、三维存储器及存储系统，半导体器件包括：衬底，衬底包括沿第一方向设置的器件区；隔离结构，隔离结构用于将器件区隔离；位于器件区上的栅极结构，栅极结构沿垂直于第一方向的第二方向延伸；其中，器件区包括第一掺杂区和第二掺杂区，第一掺杂区沿第一方向位于栅极结构的两侧设置，第
二掺杂区位于第一掺杂区在第二方向上的外侧，第一掺杂区与第二掺杂区的掺杂状态不同。通过第一掺杂区与第二掺杂区的掺杂状态不同，可以改变栅极结构在第二方向上的有效通道宽度，以改善半导体器件的id-vg曲线的双驼峰现象，以提高半导体器件的性能。
109.以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。