累加装置、方法及可读存储介质与流程

1.本发明一般地涉及计算机领域。更具体地，本发明涉及累加装置、方法及可读存储介质。


背景技术：

2.计算机经常需要进行浮点数的累加，其是利用多级累加树来完成的。以8个浮点数累加为例，第一级需要4个加法器，两两做加法，得到4个数，第二级需要2个加法器，再两两做加法，得到2个数，第三级需要1个加法器，将两个数相加，得到最后累加结果。这种累加树的布局面积大，且精度不理想。
3.再者，在一些特殊应用中，例如神经网络的卷积层和全连接层，会需要将浮点数累加后的结果量化成定点数再输入至华莱士树进行相乘，前述的累加树的结果依旧是浮点数，还需要经过转换才能成为定点数被华莱士树所接受，对于运算的连贯性上并不友善。
4.因此，一种有效的浮点数累加方案是迫切需要的。


技术实现要素：

5.为了至少部分地解决背景技术中提到的技术问题，本发明的方案提供了一种累加装置、方法及可读存储介质。
6.在一个方面中，本发明揭露一种累加装置，用以累加识别集群中的多个浮点数，每个浮点数以阶码与尾数来表示。累加装置包括识别模块、筛选模块及加法模块。识别模块用以识别基准阶码，所述基准阶码为多个浮点数中的阶码的最大值。筛选模块用以根据基准阶码筛选出累加集群，累加集群为所述识别集群的子集。加法模块用以对累加集群中的浮点数执行累加。
7.在另一个方面，本发明揭露一种用以累加识别集群中的多个浮点数的方法，每个浮点数以阶码与尾数来表示。所述方法包括：识别基准阶码，所述基准阶码为所述多个浮点数中的阶码的最大值；根据所述基准阶码筛选出累加集群，所述累加集群为所述识别集群的子集；以及对所述累加集群中的浮点数执行累加。
8.在另一个方面，本发明揭露一种计算机可读存储介质，其上存储有累加多个浮点数的计算机程序代码，当所述计算机程序代码由处理装置运行时，执行前述的方法。
9.本发明的电路面积小、功耗低、且精度高。
附图说明
10.通过参考附图阅读下文的详细描述，本发明示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本发明的若干实施方式，并且相同或对应的标号表示相同或对应的部分其中：
11.图1是示出单精度浮点数的数列；
12.图2是示出本发明实施例的累加装置的示意图；
13.图3是示出本发明实施例的识别模块的示意图；
14.图4是示出本发明实施例的筛选模块的示意图；
15.图5是示出本发明实施例的加法模块的示意图；
16.图6是示出五级的华莱士树加法器的示意图；
17.图7是示出本发明实施例用以累加多个浮点数的方法的流程图；
18.图8是示出本发明实施例筛选出累加集群的流程图；以及
19.图9是示出本发明实施例对浮点数执行累加的流程图。
具体实施方式
20.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
21.应当理解，本发明的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本发明的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
22.还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本发明。如在本发明说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本发明说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
23.如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。
24.下面结合附图来详细描述本发明的具体实施方式。
25.在计算机中表达浮点数的格式是在ieee 754中规范的。浮点数的累加在计算机领域中是常见的基础运算，尤其是进入人工智能时代后，在神经网络的卷积层及全连接层中，更是需要大量的累加运算。以32位的单精度浮点数为例，其是由1位符号位(sign)、8位指数位(exp)及23位尾数位(mantissa)所构成，排列成如图1所示的数列，用来代表以下数值：
26.数值＝sign
×
mantissa
×2exp-127
27.指数位有8位可以表示0至255的范围，将使得指数变得非常大，故ieee 754规范指数偏移量为127，使得指数范围平移，落在-127至128间，这样的范围较为合理。ieee 754进一步约定小数点左边隐含有一位，通常这位数是1，所以上述单精度的尾数位数实际为24位。
28.以十进制的数字176.0625转换成二进制的浮点数为例，将176.0625拆分成整数位“176”与小数位“.0625”分别转换。整数位“176”转换成二进制为“10110000”，即27 25 24＝127；小数位的转换则是为小数部分乘以2，取整数部分，直至乘积小数部分为0，即0.0625
×
2＝0.125，整数为0，接着0.125
×
2＝0.25，整数还是为0，0.25
×
2＝0.50，整数还是为0，最后0.5
×
2＝1.0，整数为1，故小数位转换为二进制是“0001”，因此十进制的数字176.0625转
换成二进制的单精度浮点数为“10110000.0001”，以指数形式表示时，则为1.01100000001
×27
。
29.由于ieee 754约定单精度指数偏移量为127，因此1.01100000001
×27
以ieee 754的标准来表示时，指数偏移量为7 127＝134，也就是10000110，而尾数为01100000001000000000000，再者，176.0625为正数，所以符号位为0。综上所述，十进制的176.0625转换成ieee 754标准下的单精度浮点数(fb32)的各位数值如图1所示。
30.由于上述的表示方法限制了浮点数的范围和精度，导致浮点数只能近似地表示来运算，就不得不考虑舍入的问题了。在十进制下，假设欲保留两位小数，即留下十分位和百分位的数值，则保留位就是数值的最低位，也就是百分位，近似位为第一个被舍掉的位，也就是千分位，而千分位以后的所有位合称为粘滞位(sticky bit)，粘滞位的信息全部丢失了。对于二进制，如果我们想要保留两位小数，那么小数点右边第二位就是保留位，小数点右边第三位就是近似位，小数点右边第四位起的所有小数位为粘滞位。
31.为此，ieee 754定义了四种不同的舍入方式：向偶数舍入、向零舍入、向下舍入即向上舍入，ieee 754默认采用向偶数舍入。所谓向偶数舍入是向最接近的值舍入。如果最接近的值是唯一，则直接向最接近的值舍入；如果浮点数恰好处在“中间值”，那么要看保留位是否是偶数，如果是偶数便直接舍去后面的数不进位，如果是奇数则进位后再舍去后面的数。
32.为了运算需要，浮点数可以采用原码、反码或补码来表示。原码为符号位加上真值，即图1所示的表现方式。而以反码表示时，正数的反码与其原码相同，负数的反码是对其原码逐位取反，但符号位除外。以补码表示时，正数的补码与原码相同，负数的补码等于其反码的末位加1。
33.浮点数在进行加法时，首先需要对阶，对阶是指将两个进行运算的浮点数的阶码对齐的操作，其目的是为使两个浮点数的尾数能够进行加法运算。因为只有让两浮点数的指数值部分相同，才能将相同的指数值作为公因数提出来，然后进行尾数的加法运算。
34.对阶的具体方法是：求出两浮点数阶码的差，将小阶码加上求出的差，使之与大阶码相等，同时将小阶码对应的浮点数的尾数右移相应位数，以保证该浮点数的值不变。需注意的是，对阶的原则是小阶码对大阶码，之所以这样做是因为如果反过来大阶码对小阶码，则大阶码的浮点数的尾数的高位会被移出，高位的信息量大，移出了精度损失较多，反观小阶码的浮点数的尾数被移出的是低位，低位的信息量小，精度损失较少。
35.本发明的一个实施例是一种累加多个浮点数的累加装置，这些需要被累加的浮点数在此实施例中称为识别集群，此累加装置先找出这些浮点数中阶码(指数位)的最大值，以该阶码作为基准阶码筛选出累加集群，累加集群内的浮点数的阶码位数较为接近，可以直接累加而不影响精度，故此实施例对累加集群内的浮点数直接累加，累加后更新识别集群里的浮点数，如此循环操作直到所有浮点数都累加完毕。
36.图2示出此实施例的累加装置的示意图，累加装置包括识别模块201、筛选模块202、加法模块203及集群模块204。
37.识别模块201用以识别基准阶码，基准阶码为多个浮点数中的阶码的最大值，即找出识别集群中的所有浮点数的阶码的最大值，将此阶码最大值作为基准阶码。筛选模块202用以将基准阶码与识别集群中的所有浮点数的阶码进行比较，如果差值在一定范围内，则
筛选进累加集群，故累加集群为识别集群的子集。加法模块203用以对累加集群中的浮点数执行累加。集群模块204在累加完毕后，将累加集群内的浮点数移出识别集群外，并清空累加集群。识别模块201、筛选模块202及加法模块203重新基于更新后的识别集群找出基准阶码、筛选出累加集群、对累加集群内的浮点数进行累加，直到所有浮点数都被累加了为止。
38.为了识别基准阶码，识别模块201包括多级二输入比较器，图3示出一种识别模块的实施态样，其为五级的二输入比较器，用以同时比较32个浮点数的阶码的大小，此五级的二输入比较器包括第一级比较单元301、第二级比较单元302、第三级比较单元303、第四级比较单元304及第五级比较单元305。每级比较单元包括多个二输入比较器对浮点数的阶码两两比较，输出较大的阶码至下一级比较器。更详细来说，第一级比较单元301一次可以比较32个浮点数的阶码大小，并将16个较大者输出至第二级比较单元302，第二级比较单元302接收并比较这16个浮点数的阶码大小，并将8个较大者输出至第三级比较单元303，第三级比较单元303接收并比较这8个浮点数的阶码大小，并将4个较大者输出至第四级比较单元304，第四级比较单元304接收并比较这4个浮点数的阶码大小，并将2个较大者输出至第五级比较单元305，第五级比较单元305接收并比较这2个浮点数的阶码大小，最终输出较大者。第五级比较单元305的输出便是这32个浮点数中阶码最大者。
39.图3是以五级的二输入比较器，一次可以比较32个浮点数的阶码为例，本发明并不限制识别模块201的结构，本领域技术人员可以根据实际情况做适当的变化，例如设置八选一的比较器，识别集群里的浮点数以8个为1组进行比较，依序找出基准阶码。
40.图4示出筛选模块202的示意图，其包括减法器401、比较器402、第一暂存器403及第二暂存器404。
41.减法器401基于识别模块201的结果(即基准阶码)，用以获得每个阶码与基准阶码的差值。减法器401有几种实现方式，例如：减法器401具有n个减法单元，一次接收识别集群中的n个浮点数的阶码与基准阶码，对识别集群里的所有浮点数的阶码与基准阶码进行减法运算，以获得每个阶码与基准阶码的差值；或是每次输入识别集群里的一个浮点数，与基准阶码进行减法运算，直到识别集群里的所有浮点数都运算完毕为止。本发明不限制减法器401的实现方式。
42.比较器402接收来自减法器401的差值，用以判断差值是否小于阈值，也就是判断每个浮点数的阶码与基准阶码的差距是否在阈值范围内，这阈值可以是任意数，例如为32。如果是差值小于阈值的浮点数，将其浮点数发送至第一暂存器403存储，如果是差值不小于阈值的浮点数，将其浮点数发送至第二暂存器404存储。换言之，比较器402根据阶码大小将浮点数分为2类，第一暂存器403用以存储差值小于阈值的浮点数，第二暂存器404用以存储差值不小于所述阈值的浮点数。
43.由于第一暂存器403中存储的浮点数是阶码差值小于阈值，表示在第一暂存器403中的浮点数的阶码与基准阶码差距不大，在进行累加时，不会因为指数位数相差太多，使得尾数位移位时损失过多精度。第一暂存器403中的所有浮点数在本发明称为累加集群，准备在加法模块203中累加。而第二暂存器404中存储的浮点数的阶码与基准阶码的差值太大，如果进行累加会使得尾数位移位时损失过多精度，因此在此阶段不会发送至加法模块203进行累加。第二暂存器404中的浮点数的处理方式将于后说明。
44.图5示出加法模块203的示意图，其包括移位器501、第一转换器502、华莱士树加法
器503及第二转换器504。
45.移位器501包括多个桶型移位单元，桶式移位单元是一种组合逻辑电路，具有多个数据输入和多个数据输出，以及指定如何移动数据的控制输入。桶型移位单元分别用以基于差值对相应的尾数进行移位。首先还原尾数，并在尾数后补0，所有移位后的尾数具有阈值减一个位数，即每个尾数皆为31位。更具体来说，如果累加集群包括32个浮点数，则移位器501可以包括32个移位单元，每个移位单元用以移位第一暂存器403中的1个浮点数的尾数位。由于基准阶码是这32个浮点数中的阶码最大值，因此累加集群中的浮点数的阶码全部向基准阶码看齐，其尾数位相应做移位。如果阈值设定为32，则累加集群中不会有阶码差值大于32的，因此移位后，所有浮点数的尾数位均为阈值减去一个位数，即31位。
46.当移位单元判断移位后的尾数所移出的位数皆为0时，在ieee 754的向偶数舍去的原则下，则移位单元将移位后的尾数的粘滞位全设定为0；当移位单元判断移位后的尾数所移出的位数皆为1时，则将粘滞位全设定为1。至此，移位器501已完成累加集群中的所有浮点数的对阶。
47.第一转换器502用以将移位后的尾数转换成补码。由于华莱士树加法器503仅支持补码运算，而在移位器501之前的操作均在原码下完成，因此第一转换器502将移位后的尾数转换成补码，供华莱士树加法器503进行定点数累加运算。
48.华莱士树加法器503用以对累加集群中的所有补码累加，以产生累加值补码。华莱士树加法器503是一种多级的二输入加法单元，图6示出五级的二输入加法单元的华莱士树加法器503，包括第一级加法单元601、第二级加法单元602、第三级加法单元603、第四级加法单元604及第五级加法单元605。每级加法单元将定点数两两相加，因此第五级加法单元605所获得的是32个定点数的累加总和。
49.第二转换器504用以将累加值补码再转换成累加值原码。至此，已完成累加集群所有浮点数的累加。
50.累加装置接着处理第二暂存器404中的浮点数。回到图2，集群模块204用以将第二暂存器404中的浮点数更新为识别集群中的浮点数，也就是说，集群模块204以第二暂存器404中的浮点数覆盖原识别集群中的浮点数，使得更新后的识别集群内的浮点数不是所有待累加的浮点数，而仅是第二暂存器404中尚未累加的浮点数。集群模块204将更新后的识别集群发送至识别模块201，识别模块201、筛选模块202及加法模块203基于更新后的识别集群执行识别、筛选及累加的操作。如此重复操作，直到所有浮点数皆进入加法模块203进行累加为止。
51.本发明的另一个实施例是一种用以累加识别集群中的多个浮点数的方法，图7示出此方法的流程图。
52.在步骤701中，识别基准阶码，即找出识别集群中的所有浮点数的阶码的最大值，将此阶码最大值作为基准阶码。具体识别方式可以对识别集群中的所有浮点数的阶码两两比较，输出较大的阶码。
53.在步骤702中，根据基准阶码筛选出累加集群，累加集群为识别集群的子集。此步骤的细部操作如图8所示。
54.在步骤801中，基于步骤701所识别出的基准阶码，获得每个阶码与基准阶码的差值。在步骤802中，判断差值是否小于阈值，也就是判断每个浮点数的阶码与基准阶码的差
距是否在阈值范围内，这阈值可以是任意数。如果差值小于阈值的浮点数，则执行步骤803，将其浮点数设定至累加集群中；如果差值不小于阈值的浮点数，则执行步骤804，将其浮点数暂存至暂存器中。由于累加集群中的浮点数是阶码差值小于阈值，表示在其阶码与基准阶码差距不大，在进行累加时，不会因为指数位数相差太多，使得尾数位移位时损失过多精度。而暂存在暂存器中存储的浮点数的阶码与基准阶码的差值太大，如果进行累加会使得尾数位移位时损失过多精度，因此在此阶段不会进行累加。
55.在步骤703中，对累加集群中的浮点数执行累加。此步骤的细部操作如图9所示。
56.在步骤901中，基于阶码差值对相应的尾数进行移位。首先还原尾数，并在尾数后补0，所有移位后的尾数具有阈值减一个位数。在步骤902中，判断移位后的尾数所移出的位数是否皆为0；如是，则执行步骤903，将移位后的尾数的粘滞位全设定为0；如否，则执行步骤904，将移位后的尾数的粘滞位全设定为1。至此，已完成累加集群中的所有浮点数的对阶。
57.在步骤905中，将移位后的尾数转换成补码。在步骤906中，对累加集群中的所有补码累加，以产生累加值补码。在步骤907中，将累加值补码转换成累加值原码。至此，已完成累加集群所有浮点数的累加。
58.接着执行步骤704，判断所有浮点数是否均已累加。如否，则执行步骤705，将存储在暂存器中的浮点数更新为识别集群中的浮点数，也就是将暂存器中的浮点数更新为识别集群中的浮点数，使得更新后的识别集群内的浮点数不是所有待累加的浮点数，而仅是暂存器中尚未累加的浮点数。执行完步骤705后，回到步骤701、702、703，基于更新后的识别集群执行识别、筛选及累加的操作。如此重复操作，直到所有浮点数皆已累加，便执行步骤706，结束本流程。
59.本发明另一个实施例为一种计算机可读存储介质，其上存储有累加多个浮点数的计算机程序代码，当所述计算机程序代码由处理器运行时，执行如图7、图8、图9所示的方法。在一些实现场景中，上述集成的单元可以采用软件程序模块的形式来实现。如果以软件程序模块的形式实现并作为独立的产品销售或使用时，所述集成的单元可以存储在计算机可读取存储器中。基于此，当本发明的方案以软件产品(例如计算机可读存储介质)的形式体现时，该软件产品可以存储在存储器中，其可以包括若干指令用以使得计算机设备(例如个人计算机、服务器或者网络设备等)执行本发明实施例所述方法的部分或全部步骤。前述的存储器可以包括但不限于u盘、闪存盘、只读存储器(read only memory，rom)、随机存取存储器(random access memory，ram)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
60.本发明提供一种浮点数累加方案，将浮点数的阶码与基准阶码进行比较，其差值小于阈值的浮点数做累加，而差值不小于阈值的浮点数重新找出基准阶码再进行比较并累加，直到所有浮点数都累加完毕，其电路面积小、功耗低、且精度高。
61.需要说明的是，为了简明的目的，本发明将一些方法及其实施例表述为一系列的动作及其组合，但是本领域技术人员可以理解本发明的方案并不受所描述的动作的顺序限制。因此，依据本发明的公开或教导，本领域技术人员可以理解其中的某些步骤可以采用其他顺序来执行或者同时执行。进一步，本领域技术人员可以理解本发明所描述的实施例可以视为可选实施例，即其中所涉及的动作或模块对于本发明某个或某些方案的实现并不一
定是必需的。另外，根据方案的不同，本发明对一些实施例的描述也各有侧重。鉴于此，本领域技术人员可以理解本发明某个实施例中没有详述的部分，也可以参见其他实施例的相关描述。
62.在具体实现方面，基于本发明的公开和教导，本领域技术人员可以理解本发明所公开的若干实施例也可以通过本文未公开的其他方式来实现。例如，就前文所述的电子设备或装置实施例中的各个单元来说，本文在考虑了逻辑功能的基础上对其进行拆分，而实际实现时也可以有另外的拆分方式。又例如，可以将多个单元或组件结合或者集成到另一个系统，或者对单元或组件中的一些特征或功能进行选择性地禁用。就不同单元或组件之间的连接关系而言，前文结合附图所讨论的连接可以是单元或组件之间的直接或间接耦合。在一些场景中，前述的直接或间接耦合涉及利用接口的通信连接，其中通信接口可以支持电性、光学、声学、磁性或其它形式的信号传输。
63.在本发明中，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元示出的部件可以是或者也可以不是物理单元。前述部件或单元可以位于同一位置或者分布到多个网络单元上。另外，根据实际的需要，可以选择其中的部分或者全部单元来实现本发明实施例所述方案的目的。另外，在一些场景中，本发明实施例中的多个单元可以集成于一个单元中或者各个单元物理上单独存在。
64.依据以下条款可更好地理解前述内容：
65.条款a1、一种累加装置，用以累加识别集群中的多个浮点数，每个浮点数以阶码与尾数来表示，所述累加装置包括：识别模块，用以识别基准阶码，所述基准阶码为所述多个浮点数中的阶码的最大值；筛选模块，用以根据所述基准阶码筛选出累加集群，所述累加集群为所述识别集群的子集；以及加法模块，用以对所述累加集群中的浮点数执行累加。
66.条款a2、根据条款a1所述的累加装置，其中所述识别模块包括多级二输入比较器，每级比较器对所述多个浮点数的阶码两两比较，输出较大的阶码至下一级比较器。
67.条款a3、根据条款a1所述的累加装置，其中所述筛选模块包括：减法器，用以获得每个阶码与所述基准阶码的差值；比较器，用以判断所述差值是否小于阈值；第一暂存器，用以存储所述差值小于所述阈值的浮点数；以及第二暂存器，用以存储所述差值不小于所述阈值的浮点数；其中，所述累加集群包括所述第一暂存器中的所有浮点数。
68.条款a4、根据条款a3所述的累加装置，还包括：集群模块，用以将所述第二暂存器中的浮点数更新为所述识别集群中的浮点数；其中，所述识别模块、所述筛选模块及所述加法模块基于更新后的识别集群执行识别、筛选及累加的操作。
69.条款a5、根据条款a3所述的累加装置，其中所述加法模块包括多个移位单元，分别用以基于所述差值对相应的尾数进行移位，移位后的所有尾数具有所述阈值减一个位数。
70.条款a6、根据条款a5所述的累加装置，其中当所述移位单元判断移位后的尾数所移出的位数皆为0时，则将移位后的尾数的粘滞位设定为0，当所述移位单元判断移位后的尾数所移出的位数皆为1时，则将所述粘滞位设定为1。
71.条款a7、根据条款a5所述的累加装置，其中所述加法模块还包括第一转换器，用以将移位后的尾数转换成补码。
72.条款a8、根据条款a7所述的累加装置，其中所述加法模块还包括华莱士树加法器，用以对所述累加集群中的所有补码累加，以产生累加值补码。
73.条款a9、根据条款a8所述的累加装置，其中所述加法模块还包括第二转换器，用以将所述累加值补码转换成累加值原码。
74.条款a10、一种用以累加识别集群中的多个浮点数的方法，每个浮点数以阶码与尾数来表示，所述方法包括：识别基准阶码，所述基准阶码为所述多个浮点数中的阶码的最大值；根据所述基准阶码筛选出累加集群，所述累加集群为所述识别集群的子集；以及对所述累加集群中的浮点数执行累加。
75.条款a11、根据条款a10所述的方法，其中所述识别步骤包括：对所述多个浮点数的阶码两两比较，输出较大的阶码。
76.条款a12、根据条款a10所述的方法，其中所述筛选步骤包括：获得每个阶码与所述基准阶码的差值；以及设定所述差值小于阈值的浮点数为所述累加集群。
77.条款a13、根据条款a12所述的方法，还包括：将所述差值不小于阈值的浮点数更新为所述识别集群中的浮点数；其中，所述识别步骤、所述筛选步骤及所述累加步骤基于更新后的识别集群执行。
78.条款a14、根据条款a12所述的方法，其中所述累加步骤包括：用以基于所述差值对相应的尾数进行移位，移位后的所有尾数具有所述阈值减一个位数。
79.条款a15、根据条款a14所述的方法，其中所述累加步骤包括：判断移位后的尾数所移出的位数是否皆为0；如是，将移位后的尾数的粘滞位设定为0；以及如否，将所述粘滞位设定为1。
80.条款a16、根据条款a14所述的方法，其中所述累加步骤还包括：将移位后的尾数转换成补码。
81.条款a17、根据条款a16所述的方法，其中所述累加步骤还包括：对所述累加集群中的所有补码累加，以产生累加值补码。
82.条款a18、根据条款a17所述的方法，其中所述累加步骤还包括：将所述累加值补码转换成累加值原码。
83.条款a19、一种计算机可读存储介质，其上存储有累加多个浮点数的计算机程序代码，当所述计算机程序代码由处理装置运行时，执行条款a10至18任一项所述的方法。
84.以上对本发明实施例进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。