检测结构及其形成方法、检测方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种检测结构及其形成方法、检测方法。


背景技术：

2.金属-氧化物-半导体(mos)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为nmos和pmos晶体管。
3.现有技术提供了一种mos晶体管的制作方法。包括：提供半导体衬底，在所述半导体衬底形成浅沟槽隔离结构，所述浅沟槽隔离结构之间的半导体衬底为有源区，在所述有源区内形成阱区；通过第一离子注入在阱区表面掺杂杂质离子，以调节后续形成的晶体管的阈值电压；在所述隔离结构之间的半导体衬底上依次形成栅介质层和栅电极，所述栅介质层和栅电极构成栅极结构；进行氧化工艺，形成覆盖所述栅极结构的氧化层；进行浅掺杂离子注入，在栅极结构两侧的半导体衬底内形成源/漏延伸区；以所述栅极结构为掩膜，对栅极结构两侧的阱区进行深掺杂离子注入，深掺杂离子注入的能量和剂量大于浅掺杂离子注入的能量和剂量，在栅极结构两侧的阱区内形成源区和漏区，所述源区和漏区的深度大于源/漏延伸区的深度。
4.但是，现有技术形成的晶体管的性能仍有待提升。


技术实现要素：

5.本发明解决的技术问题是提供一种检测结构及其形成方法、检测方法，能够有效的提升最终形成的半导体结构的性能。
6.为解决上述问题，本发明提供一种检测结构，包括：衬底，所述衬底包括测试区，所述测试区包括若干相互分立的第一有源区、以及位于相邻所述第一有源区之间的第一隔离结构；位于若干所述第一有源区上且平行排布的第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构覆盖所述第一有源区的部分顶部表面；位于所述第一有源区内的第一源漏掺杂层、第二源漏掺杂层以及第三源漏掺杂层，所述第二源漏掺杂层位于所述第一栅极结构和所述第二栅极结构之间，所述第一源漏掺杂层和第二源漏掺杂层分别位于所述第一栅极结构两侧，所述第三源漏掺杂层和第二源漏掺杂层分别位于所述第二栅极结构两侧；位于若干所述第一源漏掺杂层上的第一导电结构，所述第一导电结构使若干第一源漏掺杂层电互连；位于若干所述第三源漏掺杂层上的第三导电结构，所述第三导电结构使若干第三源漏掺杂层电互连。
7.可选的，所述衬底还包括有效区，所述有效区包括若干相互分立的第二有源区、以及位于相邻的所述第二有源区之间的第二隔离结构；位于若干所述第二有源区上的若干平行排布的第三栅极结构，所述第三栅极结构覆盖所述第二有源区的部分顶部表面；分别位于所述第三栅极结构两侧的所述第二有源区内的第四源漏掺杂层。
8.可选的，所述第一隔离结构的顶部表面高于所述第一有源区的顶部表面。
9.可选的，还包括：位于所述第一栅极结构侧壁上的第一侧墙。
10.可选的，还包括：位于所述第二栅极结构侧壁上的第二侧墙。
11.可选的，所述第一栅极结构包括：第一栅介质层以及位于所述第一栅介质层上的第一栅极层。
12.可选的，所述第二栅极结构包括：第二栅介质层以及位于所述第二栅介质层上的第二栅极层。
13.可选的，所述第一栅极层的材料包括：多晶硅。
14.可选的，所述第二栅极层的材料包括：多晶硅。
15.可选的，还包括：位于所述第一栅极结构上的第二导电结构。
16.可选的，所述第一导电结构包括：位于若干所述第一源漏掺杂层上的第一导电层以及位于所述第一导电层上的第一导电插塞；所述第二导电结构包括：位于所述第一栅极结构上的第二导电层以及位于所述第二导电层上的第二导电插塞；所述第三导电结构包括：位于若干所述第三源漏掺杂层上的第三导电层以及位于所述第三导电层上的第三导电插塞。
17.相应的，本发明的技术方案还提供了一种检测结构的形成方法，包括：提供衬底，所述衬底包括测试区，所述测试区包括若干相互分立的第一有源区、以及位于相邻所述第一有源区之间的第一隔离结构；在若干所述第一有源区上形成平行排布的第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构覆盖所述第一有源区的部分顶部表面；在所述第一有源区内形成的第一源漏掺杂层、第二源漏掺杂层以及第三源漏掺杂层，所述第二源漏掺杂层位于所述第一栅极结构和所述第二栅极结构之间，所述第一源漏掺杂层和第二源漏掺杂层分别位于所述第一栅极结构两侧，所述第三源漏掺杂层和第二源漏掺杂层分别位于所述第二栅极结构两侧；在若干所述第一源漏掺杂层上形成第一导电结构，，所述第一导电结构使若干第一源漏掺杂层电互连；在若干所述第三源漏掺杂层上形成第三导电结构，所述第三导电结构使若干第三源漏掺杂层电互连。
18.可选的，所述衬底还包括有效区，所述有效区包括若干相互分立的第二有源区、以及位于相邻的所述第二有源区之间的第二隔离结构。
19.可选的，在形成所述第一栅极结构和所述第二栅极结构的过程中，还包括：在若干所述第二有源区上形成若干平行排布的第三栅极结构，所述第三栅极结构覆盖所述第二有源区的部分顶部表面。
20.可选的，在形成所述第一源漏掺杂层、第二源漏掺杂层和第三源漏掺杂层的过程中，还包括：在所述第三栅极结构两侧的所述第二有源区内分别形成第四源漏掺杂层。
21.可选的，所述第一隔离结构的顶部表面高于所述第一有源区的顶部表面。
22.可选的，所述第一栅极结构包括：第一栅介质层以及位于所述第一栅介质层上的第一栅极层；所述第二栅极结构包括：第二栅介质层以及位于所述第二栅介质层上的第二栅极层。
23.可选的，所述第一栅极层的材料包括：多晶硅。
24.可选的，所述第二栅极层的材料包括：多晶硅。
25.可选的，所述第一栅极结构和所述第二栅极结构的形成方法包括：在所述衬底上形成栅介质膜；在所述栅介质膜上形成栅极膜；在所述栅极膜上形成图形化层，所述图形化
层暴露出部分所述栅极膜的顶部表面；以所述图形化层为掩膜刻蚀所述栅极膜和所述栅介质膜，直至暴露出所述第一有源区和所述第一隔离结构的顶部表面为止，形成所述第一栅极结构和所述第二栅极结构。
26.可选的，在形成所述第一栅极结构和所述第二栅极结构之后，还包括：在所述第一栅极结构的侧壁上形成第一侧墙；在所述第二栅极结构的侧壁上形成第二侧墙。
27.可选的，在形成所述第一导电结构和所述第二导电结构的过程中，还包括：在所述第一栅极结构上形成第二导电结构。
28.可选的，所述第一导电结构包括：位于若干所述第一源漏掺杂层上的第一导电层以及位于所述第一导电层上的第一导电插塞；所述第二导电结构包括：位于所述第一栅极结构上的第二导电层以及位于所述第二导电层上的第二导电插塞；所述第三导电结构包括：位于若干所述第三源漏掺杂层上的第三导电层以及位于所述第三导电层上的第三导电插塞。
29.相应的，本发明的技术方案还提供了一种检测方法，包括：提供检测结构，所述检测结构包括：衬底，所述衬底包括测试区，所述测试区包括若干相互分立的第一有源区、以及位于相邻所述第一有源区之间的第一隔离结构；位于若干所述第一有源区上且平行排布的第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构覆盖所述第一有源区的部分顶部表面；位于所述第一有源区内的第一源漏掺杂层、第二源漏掺杂层以及第三源漏掺杂层，所述第二源漏掺杂层位于所述第一栅极结构和所述第二栅极结构之间，所述第一源漏掺杂层和第二源漏掺杂层分别位于所述第一栅极结构两侧，所述第三源漏掺杂层和第二源漏掺杂层分别位于所述第二栅极结构两侧；位于若干所述第一源漏掺杂层上的第一导电结构，所述第一导电结构使若干第一源漏掺杂层电互连；位于若干所述第三源漏掺杂层上的第三导电结构，所述第三导电结构使若干第三源漏掺杂层电互连；在所述第一导电结构和所述第一栅极结构上施加第一电压；在所述第三导电结构和所述衬底上施加第二电压，所述第二电压小于所述第一电压。
30.可选的，检测所述第三导电结构上是否存在电流；当在所述第三导电结构检测到电流，则所述第一栅极结构和所述第二栅极结构之间发生短接。
31.与现有技术相比，本发明的技术方案具有以下优点：
32.本发明的技术方案的检测方法中，通过在所述第一导电结构和所述第一栅极结构上施加第一电压；在所述第三导电结构和所述衬底上施加第二电压，所述第二电压小于所述第一电压。在所述第一栅极结构和所述第二栅极结构发生短接时，所述第一栅极结构上施加的第一电压也会等效施加于所述第二栅极结构上，此时由所述第二栅极结构组成的mos晶体管器件也处于开启状态，第一源漏掺杂层和所述第三源漏掺杂层之间连通，此时会在所述第三导电结构上检测到电流，进而判断出所述第一栅极结构和所述第二栅极结构存在短接的问题。
附图说明
33.图1至图2是一种半导体结构的结构示意图；
34.图3至图8是本发明半导体结构形成方法实施例各步骤结构示意图。
具体实施方式
35.正如背景技术所述，现有技术形成的晶体管的性能仍有待提升。以下将结合附图进行具体说明。
36.请参考图1和图2，图2是图1中沿a-a线截面示意图，提供衬底100，所述衬底100包括若干相互分立的有源区102，相邻的所述有源区102之间具有隔离结构101；在所述衬底100上形成初始栅极结构(未图示)，所述初始栅极结构覆盖所述有源区102和所述隔离结构101；对所述初始栅极结构进行图形化处理，形成若干栅极结构103，所述栅极结构103覆盖所述有源区102的部分顶部表面；在所述栅极结构103两侧的所述有源区内形成源漏掺杂层104。
37.在本实施例中，由于所述隔离结构101的顶部表面高于所述有源区102的顶部表面，在对所述初始栅极结构进行图形化处理的过程中，容易在所述隔离结构102和所述有源区101的交界处形成栅极结构材料残留，若残留发生在半导体器件结构较为密集的区域，就很容易出现相邻的所述栅极结构103短接的问题，进而降低最终形成的半导体结构的性能。
38.在现有技术中，还没有有效的电性测试结构来检测因有源区102与隔离结构101交界处的栅极结构材料残留所带来的短接问题。
39.在此基础上，本发明提供一种检测结构及其形成方法、检测方法，通过在所述第一导电结构和所述第一栅极结构上施加第一电压；在所述第三导电结构和所述衬底上施加第二电压，所述第二电压小于所述第一电压。在所述第一栅极结构和所述第二栅极结构发生短接时，所述第一栅极结构上施加的第一电压也会等效施加于所述第二栅极结构上，此时由所述第二栅极结构组成的mos晶体管器件也处于开启状态，第一源漏掺杂层和所述第三源漏掺杂层之间连通，此时会在所述第三导电结构上检测到电流，进而判断出所述第一栅极结构和所述第二栅极结构存在短接的问题。
40.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
41.图3至图8是本发明实施例的一种检测结构的形成过程的结构示意图。
42.请参考图3和图4，图3是检测结构的俯视图，图4是图3中沿b-b线截面示意图，提供衬底200，所述衬底200包括测试区a1，所述测试区a1包括若干相互分立的第一有源区201、以及位于相邻所述第一有源区201之间的第一隔离结构202。
43.在本实施例中，所述第一有源区201和所述第一隔离结构202的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成图形化层(未图示)，所述图形化层暴露出部分所述初始衬底的顶部表面；以所述图形化层为掩膜刻蚀所述初始衬底，在所述初始衬底内形成若干所述第一有源区201和若干隔离沟槽(未图示)；在所述隔离沟槽内形成所述第一隔离结构202。
44.在本实施例中，所述第一隔离结构202的顶部表面高于所述第一有源区201的顶部表面。由于在后续的制程工艺中会使用到较多的刻蚀工艺，这些刻蚀工艺会不断的损伤所述第一隔离结构202，为了保证最终所述第一隔离结构202的高度，使其具有较好的隔离效果，因此，在最开始的形成的所述第一隔离结构202的顶部表面高于所述第一有源区201的顶部表面。
45.在本实施例中，所述衬底200还包括：有效区b1，所述有效区b1包括若干相互分立
的第二有源区203、以及位于相邻的所述第二有源区203之间的第二隔离结构204。
46.在本实施例中，所述测试区a1用于形成检测结构，所述有效区b1用于形成具有实际功能的器件结构，所述检测结构和所述器件结构是通过相同的制程工序形成，通过测试所述检测结构是否存在问题，进而验证形成的所述器件结构是否存在问题。
47.请参考图5，图5和图4的视图方向一致，在若干所述第一有源区201上形成平行排布的第一栅极结构205和第二栅极结构206，所述第一栅极结构205和所述第二栅极结构206覆盖所述第一有源区201的部分顶部表面。
48.在本实施例中，所述第一栅极结构205包括：第一栅介质层以及位于所述第一栅介质层上的第一栅极层(未标示)；所述第二栅极结构206包括：第二栅介质层以及位于所述第二栅介质层上的第二栅极层(未标示)。
49.在本实施例中，所述第一栅极层的材料包括：多晶硅；所述第二栅极层的材料包括：多晶硅。
50.在本实施例中，所述第一栅极结构和所述第二栅极结构的形成方法包括：在所述衬底200上形成栅介质膜(未图示)；在所述栅介质膜上形成栅极膜(未图示)；在所述栅极膜上形成图形化层(未图示)，所述图形化层暴露出部分所述栅极膜的顶部表面；以所述图形化层为掩膜刻蚀所述栅极膜和所述栅介质膜，直至暴露出所述第一有源区201和所述第一隔离结构202的顶部表面为止，形成所述第一栅极结构205和所述第二栅极结构206。
51.在本实施例中，在形成所述第一栅极结构205和所述第二栅极结构206的过程中，还包括：在若干所述第二有源区203上形成若干平行排布的第三栅极结构207，所述第三栅极结构207覆盖所述第二有源区203的部分顶部表面。
52.在本实施例中，通过全局工艺同时形成所述第一栅极结构205、第二栅极结构206和第三栅极结构207，能够有效节约制程，提供生产效率。
53.请继续参考图5，在形成所述第一栅极结构205和所述第二栅极结构206之后，还包括：在所述第一栅极结构205的侧壁上形成第一侧墙208；在所述第二栅极结构206的侧壁上形成第二侧墙209；在所述第三栅极结构207的侧壁形成第三侧墙210。
54.在本实施例中，所述第一侧墙208、第二侧墙209和第三侧墙210的形成方法包括：在所述第一栅极结构205、第二栅极结构206和第三栅极结构207的侧壁和顶部表面、以及所述衬底200的顶部表面形成侧墙材料膜(未图示)；回刻蚀所述侧墙材料膜，直至暴露出所述第一栅极结构205、第二栅极结构206、第三栅极结构207以及衬底200的顶部表面为止，形成所述第一侧墙208、第二侧墙209和第三侧墙210。
55.在本实施例中，所述第一侧墙208、第二侧墙209和第三侧墙210的材料包括氮化硅。
56.请参考图6，在所述第一有源区201内形成的第一源漏掺杂层211、第二源漏掺杂层212以及第三源漏掺杂层213，所述第二源漏掺杂层212位于所述第一栅极结构205和所述第二栅极结构206之间，所述第一源漏掺杂层211和第二源漏掺杂层212分别位于所述第一栅极结构205两侧，所述第三源漏掺杂层213和第二源漏掺杂层212分别位于所述第二栅极结构206两侧。
57.在本实施例中，所述第一源漏掺杂层211、第二源漏掺杂层212以及第三源漏掺杂层213的形成方法包括：以所述第一栅极结构205和所述第二栅极结构206为掩膜刻蚀所述
第一有源区201，在所述第一有源区201内形成第一源漏开口、第二源漏开口和第三源漏开口(未图示)；在所述第一源漏开口内形成所述第一源漏掺层211；在所述第二源漏开口内形成所述第二源漏掺杂层212；在所述第三源漏开口内形成所述第三源漏掺杂层213。
58.在本实施例中，在形成所述第一源漏掺杂层211、第二源漏掺杂层212和第三源漏掺杂层213的过程中，还包括：在所述第三栅极结构207两侧的所述第二有源区203内分别形成第四源漏掺杂层214。
59.请参考图7，在形成所述第一源漏掺杂层211、第二源漏掺杂层212和第三源漏掺杂层213之后，在所述衬底200上形成介质层215，所述介质层215覆盖所述第一栅极结构205和第二栅极结构206。
60.在本实施例中，所述介质层215的材料采用氧化硅；在其他实施例中，所述介质层的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
61.在本实施例中，所述介质层215还覆盖所述第三栅极结构207。
62.请参考图8，在形成所述介质层215之后，在若干所述第一源漏掺杂层211上形成第一导电结构216，所述第一导电结构216使若干第一源漏掺杂层211电互连；在若干所述第三源漏掺杂层213上形成第三导电结构217，所述第三导电结构217使若干第三源漏掺杂层213电互连。
63.在本实施例中，在所述第一栅极结构205上形成第二导电结构218。
64.在本实施例中，所述第一导电结构216包括：位于若干所述第一源漏掺杂层211上的第一导电层以及位于所述第一导电层上的第一导电插塞(未标示)；所述第二导电结构218包括：位于所述第一栅极结构205上的第二导电层以及位于所述第二导电层上的第二导电插塞(未标示)；所述第三导电结构217包括：位于若干所述第三源漏掺杂层213上的第三导电层以及位于所述第三导电层上的第三导电插塞(未标示)。
65.相应的，本发明的实施例中还提供了一种检测结构，请继续参考图8，包括：衬底200，所述衬底200包括测试区a1，所述测试区a1包括若干相互分立的第一有源区201、以及位于相邻所述第一有源区201之间的第一隔离结构202；位于若干所述第一有源区201上且平行排布的第一栅极结构205和第二栅极结构206，所述第一栅极结构205和所述第二栅极结构206覆盖所述第一有源区201的部分顶部表面；位于所述第一有源区201内的第一源漏掺杂层211、第二源漏掺杂层212以及第三源漏掺杂层213，所述第二源漏掺杂层212位于所述第一栅极结构205和所述第二栅极结构206之间，所述第一源漏掺杂层211和第二源漏掺杂层212分别位于所述第一栅极结构205两侧，所述第三源漏掺杂层213和第二源漏掺杂层212分别位于所述第二栅极结构206两侧；位于若干所述第一源漏掺杂层211上的第一导电结构216，所述第一导电结构216使若干第一源漏掺杂层211电互连；位于若干所述第三源漏掺杂层213上的第三导电结构217，所述第三导电结构217使若干第三源漏掺杂层213电互连。
66.在本实施例中，所述衬底200还包括有效区b1，所述有效区b1包括若干相互分立的第二有源区203、以及位于相邻的所述第二有源区203之间的第二隔离结构204；位于若干所述第二有源区203上的若干平行排布的第三栅极结构207，所述第三栅极结构207覆盖所述第二有源区203的部分顶部表面；分别位于所述第三栅极结构207两侧的所述第二有源区
203内的第四源漏掺杂层214。
67.在本实施例中，所述第一隔离结构202的顶部表面高于所述第一有源区201的顶部表面。
68.在本实施例中，还包括：位于所述第一栅极结构205侧壁上的第一侧墙208。
69.在本实施例中，还包括：位于所述第二栅极结构206侧壁上的第二侧墙209。
70.在本实施例中，所述第一栅极结构205包括：第一栅介质层以及位于所述第一栅介质层上的第一栅极层。
71.在本实施例中，所述第二栅极结构206包括：第二栅介质层以及位于所述第二栅介质层上的第二栅极层。
72.在本实施例中，所述第一栅极层的材料包括：多晶硅。
73.在本实施例中，所述第二栅极层的材料包括：多晶硅。
74.在本实施例中，还包括：位于所述第一栅极结构205上的第二导电结构218。
75.在本实施例中，所述第一导电结构216包括：位于若干所述第一源漏掺杂层211上的第一导电层以及位于所述第一导电层上的第一导电插塞；所述第二导电结构218包括：位于所述第一栅极结构205上的第二导电层以及位于所述第二导电层上的第二导电插塞；所述第三导电结构217包括：位于若干所述第三源漏掺杂层213上的第三导电层以及位于所述第三导电层上的第三导电插塞。
76.相应的，本发明的实施例中还提供了一种检测方法，请继续参考图8，包括：提供检测结构，衬底200，所述衬底200包括测试区a1，所述测试区a1包括若干相互分立的第一有源区201、以及位于相邻所述第一有源区201之间的第一隔离结构202；位于若干所述第一有源区201上且平行排布的第一栅极结构205和第二栅极结构206，所述第一栅极结构205和所述第二栅极结构206覆盖所述第一有源区201的部分顶部表面；位于所述第一有源区201内的第一源漏掺杂层211、第二源漏掺杂层212以及第三源漏掺杂层213，所述第二源漏掺杂层212位于所述第一栅极结构205和所述第二栅极结构206之间，所述第一源漏掺杂层211和第二源漏掺杂层212分别位于所述第一栅极结构205两侧，所述第三源漏掺杂层213和第二源漏掺杂层212分别位于所述第二栅极结构206两侧；位于若干所述第一源漏掺杂层211上的第一导电结构216，所述第一导电结构216使若干第一源漏掺杂层211电互连；位于若干所述第三源漏掺杂层213上的第三导电结构217，所述第三导电结构217使若干第三源漏掺杂层213电互连；在所述第一导电结构216和所述第一栅极结构205上施加第一电压；在所述第三导电结构217和所述衬底上施加第二电压，所述第二电压小于所述第一电压。
77.在本实施例中，检测所述第三导电结构217上是否存在电流；当在所述第三导电结构217检测到电流，则所述第一栅极结构205和所述第二栅极结构206之间发生短接。
78.在本实施例的检测方法中，通过在所述第一导电结构216和所述第一栅极结构205上施加第一电压；在所述第三导电结构217和所述衬底上施加第二电压，所述第二电压小于所述第一电压。在所述第一栅极结构205和所述第二栅极结构206发生短接时，所述第一栅极结构205上施加的第一电压也会等效施加于所述第二栅极结构206上，此时由所述第二栅极结构206组成的mos晶体管器件也处于开启状态，第一源漏掺杂层211和所述第三源漏掺杂层213之间连通，此时会在所述第三导电结构217上检测到电流，进而判断出所述第一栅极结构205和所述第二栅极结构206存在短接的问题。
79.另外，在本实施例中，所述检测结构中包括若干平行排布的第一有源区201，这样能够增加后续第一栅极结构205和第二栅极结构206发生短接的概率，使得检测结构更加可靠；另外还可以增加最终检测的总电流，即测试的电流为多条mos的电流总和，从而减小了测试的误差。
80.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。