数据处理装置、神经网络处理器、芯片及电子设备的制作方法

1.本技术涉及但不限于电子信息技术领域，尤其涉及一种数据处理装置、神经网络处理器、芯片及电子设备。


背景技术：

2.近年来，随着人工智能(artificial intelligence，ai)技术应用范围的日益扩大，神经网络处理器(neural-network processing unit，npu)与cpu、图形处理器(graphics processing unit，gpu)形成了智能手机领域的三大核心，npu模型的核心是卷积操作，而卷积的本质是矩阵的乘加计算，故通过硬件加速矩阵的乘加运算达到加速深度学习训练与推理的目的。
3.目前，npu利用多级处理单元对控制单元传输的数据进逐级进行乘加运算的处理，并通过最后一级处理单元中的逻辑单元将运算结果传输回控制单元，由此，需要在最后一级逻辑单元和控制单元之间布局沟道区域以实现运算结果的回传，当前是在最后一级逻辑单元底部以及控制单元和多级逻辑单元的一侧均设置沟道区域，使得沟道区域所占面积过大，进而导致npu的尺寸大。


技术实现要素：

4.本技术实施例提供一种数据处理装置、神经网络处理器、芯片及电子设备，能够减少沟道区域所占面积，进而缩小npu的尺寸。
5.本技术的技术方案是这样实现的：
6.本技术实施例提出一种数据处理装置，所述装置包括：
7.m级逻辑单元和控制单元，m是大于1的整数，所述m级逻辑单元层叠设置，所述m级逻辑单元中的第一级逻辑单元与所述控制单元相连；
8.其中，所述控制单元和第m级逻辑单元之间设置沟道区域；所述沟道区域设置在前m-1级逻辑单元的一侧；所述沟道区域内纵向排布第一信号线；
9.所述第一信号线，用于直连所述控制单元和所述第m级逻辑单元，以实现所述第m级逻辑单元往所述控制单元之间的数据传输。
10.在上述装置中，所述控制单元底部的第一位置设置第一端口，所述第m级逻辑单元顶部的第二位置设置第二端口，所述第一位置为所述控制单元底部中与所述沟道区域相接的位置，所述第二位置为所述第m级逻辑单元顶部中与所述沟道区域相接的位置，所述控制单元底部与所述第m级逻辑单元顶部相对；
11.所述第一端口和所述第二端口之间通过所述第一信号线直连。
12.在上述装置中，所述第m级逻辑单元的长度大于所述前m-1级逻辑单元的长度。
13.在上述装置中，所述第m级逻辑单元的长度为所述前m-1级逻辑单元的长度和所述沟道区域的宽度之和。
14.在上述装置中，所述第m级逻辑单元的逻辑实现和所述前m-1级逻辑单元的逻辑实
现相同。
15.在上述装置中，所述装置还包括m级计算单元和m级存储单元，所述m级逻辑单元中的每一级逻辑单元在分别连接一个计算单元和一个存储单元。
16.在上述装置中，所述控制单元，用于获取待处理数据，并将所述待处理数据传输至所述m级逻辑单元；
17.第i级存储单元，用于存储第i级待处理数据；
18.第i级逻辑单元，用于从第i级存储单元中获取第i级待处理数据，并发送给第i级计算单元；
19.第i级计算单元，用于对所述第i级待处理数据进行计算处理，得到第i级数据处理结果，并发送给第i级逻辑单元；
20.i小于m时，第i级逻辑单元，还用于将第i级数据处理结果传输至第i 1级逻辑单元；以及
21.i等于m时，第m级逻辑单元，还用于将m级数据处理结果传输至所述控制单元。
22.在上述装置中，所述沟道区域中横向排布多个第二信号线，所述多个第二信号线的数量与所述前m-1级逻辑单元的数量对应。
23.在上述装置中，当所述沟道区域设置在逻辑单元和计算单元之间的一侧时，每一级逻辑单元分别通过所述沟道区域中的一个第二信号线与处于同一级的一个计算单元连接。
24.在上述装置中，当所述沟道区域设置在逻辑单元和存储单元之间的一侧时，每一级逻辑单元分别通过所述沟道区域中的一个第二信号线与处于同一级的一个存储单元连接。
25.本技术实施例提供一种神经网络处理器，所述神经网络处理器包括上述任一项所述的数据处理装置。
26.本技术实施例提供一种芯片，包括上述的神经网络处理器。
27.本技术实施例提供一种电子设备，所述电子设备包括上述的芯片。
28.本技术实施例提供了一种数据处理装置、神经网络处理器、芯片及电子设备，该数据处理装置包括：m级逻辑单元和控制单元，m是大于1的整数，m级逻辑单元层叠设置，m级逻辑单元中的第一级逻辑单元与控制单元相连；其中，控制单元和第m级逻辑单元之间设置沟道区域；沟道区域设置在前m-1级逻辑单元的一侧；沟道区域内纵向排布第一信号线；第一信号线，用于直连控制单元和第m级逻辑单元，以实现第m级逻辑单元往控制单元之间的数据传输。采用上述处理器实现方案，沟道区域设置在第m级逻辑单元和控制单元之间，且设置在前m-1级逻辑单元的一侧，使得无需占用第m级逻辑单元下方的空间来布局沟道区域，极大的减少了沟道区域所占面积，进而缩小了npu的尺寸。
附图说明
29.图1为本技术实施例提供的一种卷积神经网络的矩阵乘加计算的过程示意图；
30.图2为本技术实施例提供的一种数据处理装置的物理实现模型示意图；
31.图3为相关技术中提供的一种数据处理装置的物理实现结构示意图；
32.图4为本技术实施例提出的一种处理器1的结构示意图；
33.图5为本技术实施例提出的一种示例性的npu布局示意图；
34.图6为本技术实施例提供的一种神经网络处理器2的结构示意图；
35.图7为本技术实施例提供的一种芯片3的结构示意图；
36.图8为本技术实施例提供的一种电子设备4的结构示意图；。
具体实施方式
37.应当理解，此处描述的具体实施例仅仅用以解释本技术。并不用于限定本技术。
38.下面将通过实施例并结合附图具体地对本技术的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。
39.需要说明的是：在本技术实例中，“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
40.另外，本技术实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
41.随着神经网络处理器(neural network processing unit，npu)越来越多的应用在智能终端领域，npu的重要性也越来越重要。npu的核心操作是卷积操作，而卷积操作的本质是矩阵的乘加计算，通过硬件加速矩阵的乘加运算就能达到加速深度学习训练与推理的目标。
42.图1为本技术实施例提供的一种卷积神经网络的矩阵乘加计算的过程示意图，如图1所示，由于矩阵的乘加计算存在3维计算的特征，所以通过设计三维的硬件计算单元101就可以并行对矩阵中的元素进行乘法后再进行加法计算，图1中的三维的硬件计算单元101为一个4
×4×
4的三维计算单元，4
×4×
4的三维计算单元用于对两个4
×
4的矩阵(矩阵a和矩阵b)进行乘加运算，其中，4
×4×
4的三维计算单元对矩阵进行乘加的过程如下：
43.首先，4
×4×
4的三维计算单元可以并行计算每个元素的乘积，其中，4
×4×
4的三维计算单元中的每一个单元分别获取矩阵a中的元素和矩阵b中的元素，并对所获取的元素进行乘法计算。
44.其中，矩阵矩阵
45.例如，4
×4×
4的三维计算单元中的前表面的第0列的四个单元分别计算a
11
×b11
，a
21
×b11
，a
31
×b11
，a
41
×b11
；4
×4×
4的三维计算单元中的前表面的最后一列的四个单元分别计算a
11
×b14
，a
21
×b14
，a
31
×b14
，a
41
×b14
；4
×4×
4的三维计算单元中的上表面的第0列的四个单元分别计算a
14
×b41
，a
13
×b31
，a
12
×b21
，a
11
×b11
；4
×4×
4的三维计算单元中的上表面的最后一列的四个单元分别计算a
14
×b44
，a
13
×b34
，a
12
×b24
，a
11
×b14
。
46.其次，按照某个维度对计算得到的64个乘积进行求和，例如，从前表面至后表面的方向上进行求和，得到矩阵a
×
b，矩阵a
×
b包括16个元素。
47.最后，将得到的矩阵a
×
b与矩阵c进行求和，得到矩阵a
×
b c。其中，矩阵的求和计算可以是并行计算。
48.上述介绍了两个4
×
4的矩阵的乘法运算，但是在矩阵a'和矩阵b'都是8
×
8矩阵的情况下，而通过图1中的三维的硬件计算单元101的进行两个8
×
8矩阵的方式如下：
49.其中，矩阵矩阵其中，a'11、a'12、a'21、a'22、b'11、b'12、b'21、b'22均为4
×
4的矩阵。从而可以得到a'
×
b'的结果为：这样就把两个8
×
8矩阵的乘法运算，转换为两个4
×
4矩阵的加乘运算。
50.在本技术实施例中，三维的硬件计算单元101为4
×4×
4的三维计算单元，4
×4×
4的三维计算单元能够对4的倍数维矩阵进行并行的乘法运算。在其它实施例中，三维的硬件计算单元101可以为3
×3×
3的三维计算单元，其中，3
×3×
3的三维计算单元可以对3的倍数维矩阵进行并行的乘法运算，或者，三维的硬件计算单元101可以为2
×2×
2的三维计算单元或者5
×5×
5的三维计算单元等等，本技术实施例对此不作限制。
51.在三维的硬件计算单元101为4
×4×
4的三维计算单元的情况下，如果待计算的矩阵的维数不为4的倍数，可以对该矩阵添加若干行0和若干行列0，从而得到4的倍数维矩阵。
52.在一些实施例中，为了增加npu的计算能力，可以通过增加三维的硬件计算单元101中的单元数量来实现。例如，8
×4×
4的三维计算单元比4
×4×
4的三维计算单元计算能力提高了一倍，16
×4×
4的三维计算单元比8
×4×
4的三维计算单元计算能力提高了一倍。
53.图2为本技术实施例提供的一种数据处理装置的物理实现模型示意图，如图2所示，数据处理装置中可以包括控制(control)模块和多级处理模块，例如，图2中多级处理模块中处理模块的级数可以是4、8或16等。多级处理模块中的每一级处理模块均包括计算单元、逻辑(logic)单元和存储(memory)单元。每一级处理单元的计算单元和逻辑单元之间可以互相通信，每一级处理单元的逻辑单元和存储单元之间可以互相通信。
54.其中，每一级的逻辑单元用于获取每一级计算的结果数据，并将计算的结果数据传递到下一级的逻辑单元，这样，最后一级逻辑单元能够获取到多级计算单元分别计算的多个计算结果数据，最后一级逻辑单元可以结合多个计算结果数据得到特征图数据，将特征图数据传输至控制模块，以使控制模块对特征图数据进行相应地控制。
55.本技术实施例中的任一逻辑单元获取数据、处理数据、接收数据或转发数据的操作可以是通过该逻辑单元中的某个元件来完成。
56.在一些实施例中，逻辑单元的级数可以与npu的计算能力相关，例如，在三维的硬件计算单元中的单元数量为4时，逻辑单元的级数为4；在三维的硬件计算单元中的单元数量为8时，逻辑单元的级数为8；在三维的硬件计算单元中的单元数量为16时，逻辑单元的级数为16。当然，逻辑单元的级数可以是其他，此处不作限制。
57.为了使得最后一级逻辑单元能够将得到的特征图数据传输回控制模块，目前提供了图3所示的芯片布局形式，由于控制模块和最后一级逻辑单元模块之间存在较大位宽的数据交互，且多级逻辑单元之间采用复用方式，因此在最后一级逻辑单元底部、多级逻辑单元的左侧和控制模块的左侧分别设置沟道区域，并在最后一级逻辑单元的底部和控制模块的左侧设置端口，通过沟道区域中的信号线连接最后一级逻辑单元底部的端口和控制模块
左侧的端口，上述沟道区域增加了npu芯片的物理面积，且沟道中的信号线越长，就需要越多的buffer(中继单元)去驱动，极大的增加了buffer数量，进而增加了npu芯片的功耗。
58.为了解决上述问题，本技术提出一种数据处理装置、神经网络处理器、芯片及电子设备，具体的通过以下实施例进行具体的说明。
59.本技术实施例提供一种数据处理装置1，如图4所示，该装置1包括：
60.m级逻辑单元10和控制单元11，m是大于1的整数，所述m级逻辑单元10层叠设置，所述m级逻辑单元10中的第一级逻辑单元与所述控制单元相连；
61.其中，所述控制单元11和第m级逻辑单元100之间设置沟道区域；所述沟道区域设置在前m-1级逻辑单元101的一侧；所述沟道区域内纵向排布第一信号线；
62.所述第一信号线，用于直连所述控制单元11和所述第m级逻辑单元100，以实现所述第m级逻辑单元100往所述控制单元11之间的数据传输。
63.本技术实施例中的数据处理装置包括控制单元和m级逻辑单元，m级逻辑单元由前m-1级逻辑单元和第m级逻辑单元组成，前m-1级逻辑单元为第m级逻辑单元前的逻辑单元，其中，前m-1级逻辑单元的个数为一个或者多个。
64.m级逻辑单元可以具有以下至少之一的特性：m级逻辑单元的尺寸可以相同，m级逻辑单元可以级联，m级逻辑单元中的任相邻两个逻辑单元可以接触，m级逻辑单元在层叠设置时侧部可以平齐。
65.需要说明的是，m为4的倍数。m越大，表明数据处理装置一次或者一个时钟周期内能够处理的数据量越多。m例如可以等于4、8、16、32等。
66.需要说明的是，数据处理装置用于实现卷积操作，而卷积操作的本质是矩阵的乘加运算，通过多级逻辑单元来实现矩阵的乘加运算过程，如对于4*4的矩阵，需要用到四级逻辑单元来实现其乘加运算过程，对于8*8的矩阵，需要用到八级逻辑单元来实现其乘加运算过程，对于16*16的矩阵，需要用到十六级逻辑单元来实现其乘加运算过程。由此，对于一个四级逻辑单元，可以实现4*4矩阵的乘加运算过程；对于一个八级逻辑单元，可以实现4*4矩阵和/或8*8矩阵的乘加运算过程；对于一个十六级逻辑单元，可以实现4*4矩阵、8*8矩阵和/或16*16矩阵的乘加运算过程。
67.示例性的，当利用一个八级逻辑单元实现4*4矩阵的乘加运算时，可以利用八级逻辑单元的前四级逻辑单元进行4*4矩阵的乘加运算，后四级逻辑单元进行运算结果的传递。
68.本技术实施例中，在控制单元和第m级逻辑单元之间设置沟道区域，该沟道区域中纵向排布有第一信号线，用于连接第m级逻辑单元和控制单元，第m级逻辑单元可以将运算结果通过第一信号线传输回控制单元。
69.本技术实施例中，沟道区域设置在前m-1级逻辑单元的一侧；其中，沟道区域可以设置在前m-1级逻辑单元的左侧，或者沟道区域可以设置在前m-1级逻辑单元的右侧，具体的根据实际情况进行选择，本技术实施例不做具体的限定。需要说明的是，m级逻辑单元依次纵向层叠排布，前m-1级逻辑单元的左侧和右侧为前m-1级逻辑单元的横向方位。
70.可选的，所述控制单元11底部的第一位置设置第一端口，所述第m级逻辑单元100顶部的第二位置设置第二端口，所述第一位置为所述控制单元11底部中与所述沟道区域相接的位置，所述第二位置为所述第m级逻辑单元100顶部中与所述沟道区域相接的位置，所述控制单元11底部与所述第m级逻辑单元100顶部相对；
71.所述第一端口和所述第二端口之间通过所述第一信号线直连。
72.本技术实施例中，分别在控制单元底部设置第一端口、在第m级逻辑单元顶部设置第二端口，其中，控制单元底部和第m级逻辑单元顶部相对、第一端口处于控制单元底部、与沟道区域相接的第一位置；第二端口处于第m级逻辑单元顶部、与沟道区域相接的第二位置；第一端口和第二端口通过沟道区域中纵向排布的第一信号线直连，第m级逻辑单元通过顶部的第二端口，经由沟道区域中的第一信号线和控制单元底部的第一端口，将运算结果传输至控制单元。
73.可选的，所述第m级逻辑单元100的长度大于所述前m-1级逻辑单元101的长度。
74.可选的，所述第m级逻辑单元100的长度为所述前m-1级逻辑单元101的长度和所述沟道区域的宽度之和。
75.需要说明的是，为了在前m-1级逻辑单元的一侧预留沟道区域的位置、且使得第m级逻辑单元顶部与沟道区域相接，需要单独例化第m级逻辑单元，使得第m级逻辑单元的长度大于前m-1级逻辑单元的长度，此时，可以在第m级逻辑单元和前m-1级逻辑单元的长度差作为沟道区域的宽度，由此，实现了在前m-1级逻辑单元的一侧预留出了沟道区域的位置。
76.可选的，所述第m级逻辑单元100的逻辑实现和所述前m-1级逻辑单元101的逻辑实现相同。
77.需要说明的是，第m级逻辑单元与前m-1级逻辑单元的逻辑实现相同，即两者的初始代码相同，本技术仅通过将第m级逻辑单元的尺寸调整至大于前m-1级逻辑单元的尺寸，来实现降低npu中沟道区域的面积的效果。
78.进一步地，第m级逻辑单元的长度还可以大于前m-1级逻辑单元的长度和沟道区域的宽度之和，第m级逻辑单元顶部的第二位置与沟道区域相接即可，本技术实施例对此不做具体的限定。
79.可选的，所述装置还包括m级计算单元和m级存储单元，所述m级逻辑单元中的每一级逻辑单元在分别连接一个计算单元和一个存储单元。
80.在一些实施例中，计算单元和存储单元可以分别连接在每一级逻辑单元的相对两侧。m级计算单元可以层叠设置，m级存储单元可以层叠设置。在其它实施例中，计算单元和存储单元可以分别连接在每一级逻辑单元的相邻两侧。
81.逻辑单元可以分别与计算单元和存储单元电连接，从而可以实现数据逻辑单元与计算单元、逻辑单元与存储单元之间的数据交互。
82.在一些实施例中，每一级逻辑单元可以与一个计算单元抵接，或每一级逻辑单元可以与一个存储单元抵接。本技术实施例中的两个单元抵接可以是：两个单元接触连接，且两个单元之间除了用于连接这两个单元之间的走线外，没有其他走线。
83.m级计算单元在层叠的情况下侧边齐平，和/或，m级存储单元在层叠的情况下侧边齐平。
84.在一些实施例中，m级计算单元中任一相邻的两个计算单元之间可以电连接，和/或，m级存储单元中任一相邻的两个存储单元之间可以电连接，从而可以实现相邻的两个计算单元之间的数据交互，或者，实现相邻的两个存储单元之间的数据交互。
85.m级计算单元的尺寸和/或架构可以相同，m级计算单元可以是采用同一种配置方法配置得到的，和/或，m级存储单元的尺寸和/或架构可以相同，m级存储单元可以是采用同
一种配置方法配置得到的。
86.在本技术实施例中，m级计算单元中的任一个计算单元包括：加法计算单元和/或乘法计算单元。
87.计算单元可以对待计算数据进行加法和/或乘法计算。每一级计算单元可以获取待计算数据，对待计算数据进行计算，得到数据处理结果，将得到的数据处理结果向通过本级的逻辑单元和本级之下的逻辑单元向最后一级的逻辑单元(第m级逻辑单元)发送，从而最后一级的逻辑单元能够根据每级计算单元计算出的数据处理结果，得到向控制单元发送的m个数据处理结果，并通过贯穿通道向控制单元传输该m个数据处理结果。
88.本技术实施例中的m级存储单元包括以下之一或组合：寄存器、至少两个寄存器组成的寄存器组、随机存取存储器(random access memory，ram)、只读存储器(read-only memory，rom)、高速缓存(cache)、快闪存储器(flash)、双倍速率同步动态随机存储器(double data rate，ddr)。
89.以下说明数据处理装置中每一级(第i级)逻辑单元、每一级(第i级)计算单元以及每一级存储单元处理数据的过程：
90.所述控制单元，用于获取待处理数据，并将所述待处理数据传输至所述m级逻辑单元；第i级存储单元，用于存储第i级待处理数据；第i级逻辑单元，用于从第i级存储单元中获取第i级待处理数据，并发送给第i级计算单元；第i级计算单元，用于对所述第i级待处理数据进行计算处理，得到第i级数据处理结果，并发送给第i级逻辑单元；i小于m时，第i级逻辑单元，还用于将第i级数据处理结果传输至第i 1级逻辑单元；以及i等于m时，第m级逻辑单元，还用于将m级数据处理结果传输至所述控制单元。
91.待处理数据可以是上述实施例中的矩阵a(或a')、b(或b')以及c。
92.待处理数据可以包括两部分数据，第一部分数据可以包括：图像特征数据，第二部分数据可以包括：用于对图像特征数据进行卷积处理的卷积数据和/或偏置项。
93.在一些实施例中，第一部分数据可以包括上述的矩阵a或a'，第二部分数据可以包括上述的矩阵b或b'。在另一些实施例中，第一部分数据可以包括上述的矩阵b或b'，第二部分数据可以包括上述的矩阵a或a'。在一些实施例中，第一部分数据或第二部分数据中可以包括矩阵c。
94.在一些实施例中，待处理数据可以先将全部的待处理数据发送至第一级逻辑单元，第一级逻辑单元获取第一级计算单元需要处理的数据，并存储该第一级待处理数据至第一级存储单元，第一级逻辑单元向第二级逻辑单元发送剩余的数据，第二级逻辑单元获取第二级计算单元需要处理的数据，并存储该第二级待处理数据至第二级存储单元，向第三级逻辑单元发送剩余的数据，直到第m级逻辑单元获取到第m级待处理数据。
95.第i级待处理数据可以是第i级计算单元需要处理的数据的全部或者部分。例如第i级计算单元的部分可以是第i级的第二部分数据。
96.这样，m级计算单元的每一级计算单元都会得到一级数据处理结果，并通过每级的逻辑单元和每一级逻辑单元的下级逻辑单元传输到第m级逻辑单元，从而第m级逻辑单元能够得到m级数据处理结果。
97.本技术实施例中的控制单元，可以用于对目标数据进行控制。在一些实施例中，控制单元可以对得到的目标数据进行后续的处理，例如，控制单元可以将得到的目标数据输
programmable gate array，fpga)，或者专用神经网络处理器(application specific integrated circuits，asic)。
111.本技术实施例中可以提供一种芯片，该芯片包括上述的神经网络处理器。
112.图7为本技术实施例提供的一种芯片的结构示意图，如图7所示，该芯片3不仅包括上述的神经网络处理器2、还包括中央处理器(central processing unit，cpu)301和图形处理器(graphics processing unit，gpu)302，图形处理器302、中央处理器301以及神经网络处理器2可以通过封装工艺封装在一起，其中封装工艺包括以下之一：板上芯片(chip on board，cob)封装、系统级封装(system in a package，sip)、系统级芯片(system on a chip，soc)封装、芯片堆叠。
113.在一些实施例中，芯片3可以包括神经网络处理器2和中央处理器301，而不包括图形处理器302。在另一些实施例中，芯片3可以包括神经网络处理器2和图形处理器302，而不包括中央处理器301。
114.在一些实施中，该芯片3还可以包括输入接口(图未示出)。其中，图形处理器302、中央处理器301或者神经网络处理器2可以控制该输入接口与其他设备或芯片3进行通信，具体地，可以获取其他设备或芯片发送的信息或数据。
115.在一些实施中，该芯片3还可以包括输出接口(图未示出)。其中，图形处理器302、中央处理器301或者神经网络处理器2可以控制该输出接口与其他设备或芯片3进行通信，具体地，可以向其他设备或芯片3输出信息或数据。
116.应理解，本技术实施例提到的芯片还可以称为系统级芯片，系统芯片，芯片系统或片上系统芯片等。
117.本技术实施例提供一种电子设备4，图8为本技术实施例提供的一种电子设备的结构示意图。如图8所示，在本技术的实施例中，该电子设备4包括上述实施例中的芯片3。
118.需要说明的是，在本技术的实施例中，电子设备可以指终端设备，终端设备可以包括：服务器、手机、平板电脑、笔记本电脑、掌上电脑、个人数字助理、便捷式媒体播放器、智能音箱、导航装置、显示设备、智能手表等可穿戴设备、虚拟现实(virtual reality，vr)设备、增强现实(augmented reality，ar)设备、计步器、数字tv、台式计算机、智能驾驶中的设备、无线保真(wireless-fidelity，wi-fi)的接入点、演进基站、下一代通信的基站，如5g的基站、小站、微站或传输接收点(transmission reception point，trp)，还可以是中继站、接入点或车载设备等任一能够对数据作卷积处理的设备。处理器设置在其中。具体的电子设备4本技术实施例不做限定。
119.需要说明的是，在本技术的实施例中，电子设备4不仅可以包括芯片3，还可以包括显示屏、电池等器件，以提供相应功能，本技术实施例不作限定。
120.可以理解的是，在本技术的实施例中，电子设备4包括上述芯片3，该芯片3将沟道区域设置在控制单元和第m级逻辑单元之间、前m-1级逻辑单元一侧的位置，进而缩小芯片的尺寸，因此，该电子设备4可以利用更小尺寸的芯片实现神经网络中的卷积操作。
121.这里需要指出的是：以神经网络处理器、芯片以及电子设备实施例的描述，与上述数据处理装置实施例的描述是类似的，相同的实施例具有相同或相似的有益效果。对于本技术神经网络处理器、芯片以及电子设备实施例中未披露的技术细节，请参照本技术数据处理装置实施例的描述而理解。
122.需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
123.通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本公开的技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如rom/ram、磁碟、光盘)中，包括若干指令用以使得一台图像显示设备(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本公开各个实施例所述的方法。
124.以上所述，仅为本技术的较佳实施例而已，并非用于限定本技术的保护范围。