一种S分段C覆盖并行加法器及其实现方法与流程

一种s分段c覆盖并行加法器及其实现方法
技术领域
1.本发明属于数字电子器件技术领域，涉及一种s分段c覆盖并行加法器及其实现方法。


背景技术：

2.高速计算是加法器领域追求的发展方向。通过减少逻辑单元数量，减少门延迟可以提升加法器的计算速度。
3.一种现有加法器技术是行波进位加法器(ripple-carry adder，rca)，其优点是电路布局简单，设计方便，消耗的晶体管数量少，其缺点是计算速度慢，延迟为2n 1个门延迟。另一种现有加法器技术是超前进位加法器(carry-lookahead adder，cla)，其优点是计算速度相对于rca更快，延迟为4个门延迟，且计算速度与位数无关，其缺点是扩宽位数的代价很高，晶体管消耗数量成几何倍数增加。
4.目前，如何实现能够平衡计算速度和电路逻辑复杂度的加法器的技术方案是高速计算技术领域的梦想。


技术实现要素：

5.基于上述问题，本技术提供一种s分段c覆盖并行加法器及其实现方法，能够实现集合rca和cla加法器方案的优点，同时摒弃二者缺点的加法器，在减少门电路使用量和门延迟的情况下，加快运算速度。
6.为了达到上述目的，本技术的技术方案如下：
7.一方面，本技术提供一种s分段c覆盖并行加法器，包括：依次级联的n个基本单元，n为大于或等于2的整数；
8.所述n个基本单元中的每个基本单元包括：1个一位半加器、1个n逻辑传输门、1个p逻辑传输门、1个异或门；其中：
9.所述半加器具有2个输入端和2个输出端，2个输入端分别为被加数端a和加数端b，2个输出端分别为和端s和进位端c，所述和端s分别连接所述n逻辑传输门的控制端、p逻辑传输门的控制端和所述异或门的第二输入端；
10.所述进位端c连接所述p逻辑传输门的输入端；所述n逻辑传输门的输入端连接所述异或门的第一输入端，所述n逻辑传输门的输出端连接所述p逻辑传输门的输出端；所述异或门的输出端为运算结果位；
11.所述n个基本单元的级联方式为：
12.相邻的n逻辑传输门依次串联，具体为第i个基本单元的n逻辑传输门的输出端连接第i 1个基本单元的n逻辑传输门的输入端；其中，i的取值范围是从0到n-1的整数；
13.所述n个基本单元中的第0个基本单元的异或门的第一输入端连接初始值cin，所述cin为0；第0个基本单元的异或门输出端为最低位结果位；第n-1个基本单元的异或门输出端为次高位结果位，第n-1个基本单元的n逻辑传输门和p逻辑传输门的输出端为最高位
结果位。
14.在一种可实现的方式中，所述n个基本单元中的任一第j个基本单元的n逻辑传输门的控制端为高电平时，所述第j个基本单元的n逻辑传输门导通；所述第j个基本单元的n逻辑传输门的控制端为低电平时，所述第j个基本单元的n逻辑传输门关断；其中，j的取值范围是从0到n-1的整数。
15.在一种可实现的方式中，所述n个基本单元中的任一第k个基本单元的p逻辑传输门的控制端为低电平时，所述第k个基本单元的p逻辑传输门导通；所述任一第k个基本单元的p逻辑传输门的控制端为高电平时，所述第k个基本单元的p逻辑传输门关断；其中，k的取值范围是从0到n-1的整数。
16.另一方面，本技术还提供一种s分段c覆盖并行加法器的实现方法，该方法为，将n个基本单元依次级联，n为大于或等于2的整数；所述n个基本单元中的每个基本单元包括：1个一位半加器、1个n逻辑传输门、1个p逻辑传输门、1个异或门；其中：
17.所述半加器具有2个输入端和2个输出端，2个输入端分别为被加数端a和加数端b，2个输出端分别为和端s和进位端c，所述和端s分别连接所述n逻辑传输门的控制端、p逻辑传输门的控制端和所述异或门的第二输入端；
18.所述进位端c连接所述p逻辑传输门的输入端；所述n逻辑传输门的输入端连接所述异或门的第一输入端，所述n逻辑传输门的输出端连接所述p逻辑传输门的输出端；所述异或门的输出端为运算结果位；
19.所述n个基本单元的级联方式为：
20.相邻的n逻辑传输门依次串联，具体为第i个基本单元的n逻辑传输门的输出端连接第i 1个基本单元的n逻辑传输门的输入端；其中，i的取值范围是从0到n-1的整数；
21.所述n个基本单元中的第0个基本单元的异或门的第一输入端连接初始值cin，所述cin为0；第0个基本单元的异或门输出端为最低位结果位；第n-1个基本单元的异或门输出端为次高位结果位，第n-1个基本单元的n逻辑传输门和p逻辑传输门的输出端为最高位结果位。
22.在一种可实现的方式中，任一第j个基本单元的n逻辑传输门的控制端为高电平时，所述第j个基本单元的n逻辑传输门导通；所述任一第j个基本单元的n逻辑传输门的控制端为低电平时，所述第j个基本单元的n逻辑传输门关断；其中，j的取值范围是从0到n-1的整数。
23.在一种可实现的方式中，所述任一第k个基本单元的p逻辑传输门的控制端为低电平时，所述第k个基本单元的p逻辑传输门导通；所述任一第k个基本单元的p逻辑传输门的控制端为高电平时，所述第k个基本单元的p逻辑传输门关断；其中，k的取值范围是从0到n-1的整数。
24.一种基于以上所述实现方式的加法器实现的数据处理方法。
25.一种基于以上所述实现方式的加法器的数据处理装置。
附图说明
26.为了更清楚地说明本发明的实施方案，下面将对实施方式中所需要使用的附图作简单地介绍，应当理解，附图仅示出了本发明的某些实施方式，因此不应被看作是对范围的
限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据附图获得其他相关的附图。
27.图1为一个实施例中8位并行加法器的逻辑示意图；
28.图2为一个实施例中基本单元的逻辑示意图；
29.图3为一个实施例中n逻辑传输门、p逻辑传输门的符号示意图；
30.图4为一个实施例中n逻辑传输门的逻辑示意图；
31.图5为一个实施例中p逻辑传输门的逻辑示意图；
32.图6为一个实施例中仿真计算示意图；
33.图7为性能对比图。
34.附图标记：
35.1、半加器；2、基本单元；3、p逻辑传输门；4、n逻辑传输门；5、异或门。
具体实施方式
36.为能清楚说明本方案的技术特点，下面通过具体实施方式并结合附图，对本技术进行详细阐述。
37.本技术实施例提供一种s分段c覆盖并行加法器、应用加法器实现的数据处理方法、实现方法等技术方案，能够实现集合rca和cla加法器方案的优点，同时摒弃二者缺点的加法器，在减少门电路使用量和门延迟的情况下，加快运算速度。
38.如图1所示，以8位sc加法器为例，本技术实施例以8个基本单元级联得到1个8位的加法器，初始cin连接输出结果0位的异或门第一输入端和n逻辑传输门的输入端，最后一个单元n逻辑传输门和p逻辑传输门的输出(新c7)为结果8位(最高位)。
39.s为0时，n逻辑传输门截止，p逻辑传输门导通，本位c可以通过p逻辑传输门进入到下级异或门参与运算得到运算结果；当s为1时，n逻辑传输门导通，p逻辑传输门截止，此时本位c无法参与下级异或门运算，低位c则可以通过n逻辑传输门进入下级异或门参与运算，直到遇到s＝0时停止。低位c(新c)和段内s异或运算，得到计算结果。依次从低位到高位看s的值，从s为1开始到s为0，称之为一段，此段内的所有c都会被低位c(本级s为1的上一级c)“覆盖”，结果为新c。当s出现极端情况0111...0结构的段时，最低位的c覆盖所有高位c参与运算。
40.所以本发明命名为，s分段c覆盖并行加法器，简称sc加法器。由于低位c对本段内的高位c覆盖，可以快速的计算出正确结果，仅需3个门延迟，并且易于拓宽位数的加法器(只要驱动能力允许，可以拓展任意位宽)，是一种晶体管消耗少、门延迟小(延迟与位数无关，永远是3个门延迟)、易于拓宽位数(位数拓宽晶体管数量线性增加)、运算速度快的加法器。
41.如图1所示，初始cin值为0，以3 7为例，真值表如下：左边为高位，右边为低位。
42.a 00000011b 00000111s 00000100c000000110-cin新c000001110-cin
结果000001010
43.表中可以看到s：0000 0100，c：0000 0011，
44.c0为1，s1为0，新c0为1。
45.c1为1，s2为1，s3为0，新c1为1，新c2为1。(段内覆盖)
46.新c：0000 0111。本位新c和高位s异或，结果：0 0000 1010＝10，正确。
47.例2：195 113＝308
48.a 11000011b 01110001s 10110010c010000010-cin新c110000110-cin结果100110100
49.表中可以看到s为：1011 0010，c为0100 0001，
50.c0为1，s1为1，s2为0，新c0为1，新c1为1。(段内覆盖)
51.c6为1，s7为1，s8为0，新c6为1，新c7为1。(段内覆盖)
52.新c：1100 0011。本位新c和高位s异或，结果：10011 0100＝308，正确。
53.如图3所示，n逻辑传输门、p逻辑传输门符号中，长对角为输入输出端，短对角为控制端。
54.如图4所示，在一种实施例中n逻辑传输门包括两个并联连接的mos管和一个非门，两个并联连接的mos管其中一个为nmos，一个为pmos，两者漏极和漏极连接，源极和源极连接，漏极相连端是一个传输端口，源极相连端是另一个传输端口；nmos栅极直接连接控制端，pmos栅极通过一个非门连接控制端。
55.此种传输门的好处是信号传输没有压降。
56.如图5所示，在一种实施例中p逻辑传输门包括两个并联连接的mos管和一个非门，两个并联连接的mos管其中一个为nmos，一个为pmos，两者漏极和漏极连接，源极和源极连接，漏极相连端是一个传输端口，源极相连端是另一个传输端口；pmos栅极直接连接控制端，nmos栅极通过一个非门连接控制端。
57.此种传输门的好处是信号传输没有压降。
58.在一种实施例中，p逻辑传输门可以替换为pmos管。
59.优点是可以节约3个管子。
60.从图7可以看到，rca加法器使用mos管数和门延迟都随着位数拓展而呈线性增长；cla加法器随着位数拓宽虽然门延迟不变为4t(4个门延迟),mos管数确是以非线性增长，位数越宽，用到的管子数目呈几何倍数增长。本发明随着位宽拓展，mos管数呈线性增长，指标优于rca，更优于cla；门延迟不变为3t(3个门延迟)，指标优于cla，更优于rca。可见是集合了二者的优点，又摒弃了他们的缺点。
61.本技术实施例还提供一种数据处理装置，包括前述实施例中任一所述的加法器的数据处理装置。
62.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
63.在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、等仅用于区分描述，而不能理解为指示或暗示相对重要性。
64.本领域技术人员知道，除了本技术提供的具体实施例以外，在本技术的发明构思的基础上完全可以通过将方法步骤进行逻辑编程来使得本发明提供的方法及其各个装置以其他逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的组合形式来实现相同功能。所以，本发明提供的方法逻辑及其各项装置可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置视为既可以是实现方法的软件模块又可以是硬件部件内的结构。需要说明的是，本发明的说明书及其附图中给出了本发明的较佳的实施方式，但是，本发明可以通过许多不同的形式来实现，并不限于本说明书所描述的实施方式，这些实施方式不作为对本发明内容的额外限制，提供这些实施方式的目的是使对本发明的公开内容的理解更加透彻全面。并且，上述各技术特征继续相互组合，形成未在上面列举的各种实施方式，均视为本发明说明书记载的范围；进一步地，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。