1.本发明涉及一种存储器控制技术，且尤其涉及一种存储器控制方法、存储器存储装置及存储器控制电路单元。
背景技术：
：：2.智能手机、平板计算机及笔记本计算机在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。3.大多数的大容量可复写式非易失性存储器模块皆支持使用多个通道对多个存储器区域进行平行数据存取。但是，当通道的总数与可复写式非易失性存储器模块中的存储器区域的总数不相互匹配时，可复写式非易失性存储器模块可能无法发挥出最佳的存取效能。技术实现要素：4.本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可提高可复写式非易失性存储器模块的存取效能。5.本发明的范例实施例提供一种存储器控制方法，其用于控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个通道与多个芯片使能区域。所述多个通道用以存取所述多个芯片使能区域。所述存储器控制方法包括：基于第一程序化模式执行第一写入操作，以通过所述多个通道将第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域；以及在执行所述第一写入操作之后，基于第二程序化模式执行第二写入操作，以通过所述多个通道将第二数据连续写入至所述多个第一芯片使能区域与所述多个芯片使能区域中的至少一第二芯片使能区域。所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。在所述第一写入操作中基于所述第一程序化模式所程序化的一个存储单元用以存储p个比特。在所述第二写入操作中基于所述第二程序化模式所程序化的一个存储单元用以存储k个比特。k大于p。6.在本发明的一范例实施例中，所述的存储器控制方法还包括：在执行所述第二写入操作之前，执行读取操作，以从所述可复写式非易失性存储器模块中读取所述第二数据。7.在本发明的一范例实施例中，所述第二数据包括存储于所述多个第一芯片使能区域中的所述第一数据的至少一部分数据。8.在本发明的一范例实施例中，所述多个第一芯片使能区域的其中之一与所述至少一第二芯片使能区域的其中之一连接至所述多个通道中的同一个通道。9.在本发明的一范例实施例中，所述多个通道包括第一通道。在所述第一写入操作中，所述第一通道用以存取所述多个第一芯片使能区域的其中之一。在第二写入操作中，所述第一通道用以存取所述多个第一芯片使能区域的所述其中之一及所述至少一第二芯片使能区域的其中之一。10.在本发明的一范例实施例中，所述多个通道还包括第二通道。在所述第一写入操作与所述第二写入操作中，所述第二通道皆用以存取所述多个第一芯片使能区域的其中的另一。11.在本发明的一范例实施例中，通过所述多个通道将所述第二数据连续写入至所述多个第一芯片使能区域与所述多个芯片使能区域中的所述至少一第二芯片使能区域的操作包括：将所述第二数据的第一部分数据写入至所述多个第一芯片使能区域；以及在将所述第二数据的所述第一部分数据写入至所述多个第一芯片使能区域后，将所述第二数据的第二部分数据写入至所述至少一第二芯片使能区域。12.本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个通道与多个芯片使能区域。所述多个通道用以存取所述多个芯片使能区域。所述存储器控制电路单元用以：基于第一程序化模式执行第一写入操作，以通过所述多个通道将第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域；以及在执行所述第一写入操作之后，基于第二程序化模式执行第二写入操作，以通过所述多个通道将第二数据连续写入至所述多个第一芯片使能区域与所述多个芯片使能区域中的至少一第二芯片使能区域。所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。在所述第一写入操作中基于所述第一程序化模式所程序化的一个存储单元用以存储p个比特。在所述第二写入操作中基于所述第二程序化模式所程序化的一个存储单元用以存储k个比特。k大于p。13.在本发明的一范例实施例中，所述存储器控制电路单元还用以：在执行所述第二写入操作之前，执行读取操作，以从所述可复写式非易失性存储器模块中读取所述第二数据。14.在本发明的一范例实施例中，通过所述多个通道将所述第二数据连续写入至所述多个第一芯片使能区域与所述多个芯片使能区域中的所述至少一第二芯片使能区域的操作包括：将所述第二数据的第一部分数据写入至所述多个第一芯片使能区域；以及在将所述第二数据的所述第一部分数据写入至所述多个第一芯片使能区域后，将所述第二数据的第二部分数据写入至所述至少一第二芯片使能区域。15.本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个通道与多个芯片使能区域。所述多个通道用以存取所述多个芯片使能区域。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：基于第一程序化模式执行第一写入操作，以通过所述多个通道将第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域；以及在执行所述第一写入操作之后，基于第二程序化模式执行第二写入操作，以通过所述多个通道将第二数据连续写入至所述多个第一芯片使能区域与所述多个芯片使能区域中的至少一第二芯片使能区域。其中所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。在所述第一写入操作中基于所述第一程序化模式所程序化的一个存储单元用以存储p个比特。在所述第二写入操作中基于所述第二程序化模式所程序化的一个存储单元用以存储k个比特。k大于p。16.在本发明的一范例实施例中，所述存储器管理电路还用以：在执行所述第二写入操作之前，执行读取操作，以从所述可复写式非易失性存储器模块中读取所述第二数据。17.基于上述，第一写入操作可基于第一程序化模式执行，以通过多个通道将第一数据连续写入至多个第一芯片使能区域。尔后，第二写入操作可基于第二程序化模式执行，以通过所述多个通道将第二数据连续写入至所述多个第一芯片使能区域与至少一第二芯片使能区域。特别是，所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。藉此，可提高在特定配置条件下，可复写式非易失性存储器模块的存取效能。附图说明18.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；19.图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；20.图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；21.图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；22.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；23.图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；24.图7是根据本发明的范例实施例所示出的存储器管理电路通过多个通道存取可复写式非易失性存储器模块的示意图；25.图8是根据本发明的范例实施例所示出的存储器管理电路通过多个通道存取可复写式非易失性存储器模块的示意图；26.图9是根据本发明的范例实施例所示出的第一写入操作的示意图；27.图10a与图10b是根据本发明的范例实施例所示出的第二写入操作的示意图；28.图11是根据本发明的范例实施例所示出的存储器控制方法的流程图。具体实施方式29.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。30.一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。31.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。electricalandelectronicengineers,ieee)1394标准、通用串行总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。40.存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。41.可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell,tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quadlevelcell,qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。42.可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。43.在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(leastsignificantbit,lsb)是属于下实体程序化单元，并且一存储单元的最高有效比特(mostsignificantbit,msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。44.在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,b)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。45.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。46.存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。47.在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。48.在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元42被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。49.在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。50.主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于pciexpress标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于sata标准、pata标准、ieee1394标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。51.存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会通过存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。52.在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。53.错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。54.缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。55.在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。56.图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(b)逻辑地分组至存储区601与闲置(spare)区602。57.在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(vb)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。58.存储区601中的实体单元610(0)～610(a)用以存储使用者数据(例如来自图1的主机系统11的使用者数据)。例如，存储区601中的实体单元610(0)～610(a)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(a 1)～610(b)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(freepool)。59.存储器管理电路51可配置逻辑单元612(0)～612(c)以映射存储区601中的实体单元610(0)～610(a)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(logicalblockaddress,lba)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。60.须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。61.存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。62.图7是根据本发明的范例实施例所示出的存储器管理电路通过多个通道存取可复写式非易失性存储器模块的示意图。请参照图7，可复写式非易失性存储器模块43包含通道701(1)～701(n)、芯片使能区域702(1)～702(n)及703(1)～703(m)。存储器管理电路51可通过通道701(1)～701(n)存取芯片使能区域702(1)～702(n)及703(1)～703(m)。n与m皆为大于1的正整数。63.在一范例实施例中，n等于m。因此，通道701(i)中的每一个通道可连接至标记为ce(0)的芯片使能区域702(i)与标记为ce(1)的芯片使能区域703(i)。存储器管理电路502可通过通道701(i)来存取芯片使能区域702(i)与703(i)。在将数据写入至可复写式非易失性存储器模块43时，存储器管理电路51可执行交错(interleaved)写入。例如，存储器管理电路51可先通过通道701(1)～701(n)将一部分的数据连续写入至可复写式非易失性存储器模块43中所有标记为ce(0)的芯片使能区域702(1)～702(n)，然后再通过通道701(1)～701(n)将另一部分数据连续写入至可复写式非易失性存储器模块43中所有标记为ce(1)的芯片使能区域703(1)～703(m)。通过交替存取标记为ce(0)与ce(1)的n个芯片使能区域，可达到n个通道的数据写入效能。64.须注意的是，上述n等于m的状态，可视为可复写式非易失性存储器模块43中的通道的总数与芯片使能区域的总数相互匹配(即一个通道对应于两个芯片使能区域)的配置状态。然而，在n不等于m(例如m小于n)的状态下，可复写式非易失性存储器模块43中的通道的总数与芯片使能区域的总数不相互匹配(例如通道701(i)对应于两个芯片使能区域，而通道701(j)只对应于一个芯片使能区域)。在n不等于m的状态下，若持续采用上述交错写入，则可复写式非易失性存储器模块43的数据写入效能可能无法达到预期水准(即n个通道的数据写入效能)。65.图8是根据本发明的范例实施例所示出的存储器管理电路通过多个通道存取可复写式非易失性存储器模块的示意图。请参照图8，在一范例实施例中，可复写式非易失性存储器模块43包含通道801～804及芯片使能区域811～816。通道801连接至芯片使能区域811与815。通道802连接至芯片使能区域812与816。通道803连接至芯片使能区域813。通道804连接至芯片使能区域814。芯片使能区域811～814属于ce(0)，且芯片使能区域815与816属于ce(1)。存储器管理电路51可通过通道801～804存取芯片使能区域811～816。例如，通道801可用以存取芯片使能区域811与815，通道802可用以存取芯片使能区域812与816，通道803可用以存取芯片使能区域813，且通道804可用以存取芯片使能区域814。66.须注意的是，在图8的范例实施例中，可复写式非易失性存储器模块43中的通道801～804的总数(4个)与芯片使能区域811～816的总数(6个)不是相互匹配的。当欲存储来自图1的主机系统11的数据时，若依照上述交错写入，则存储器管理电路51可先通过通道801～804将一部分的数据连续写入至标记为ce(0)的芯片使能区域811～814。此时，数据的写入效能可维持于4个通道的数据写入效能。但是，在后续将另一部分数据连续写入至标记为ce(1)的芯片使能区域815与816时，数据的写入效能将下降至2个通道的数据写入效能(即写入效能减少一半)。在此状况下，主机系统11(或主机系统11的使用者)会认为存储器存储装置10的数据写入效能下降或不稳定。67.在一范例实施例中，通过采用不同的程序化模式搭配客制化的数据写入行为，可在如图8所示的通道的总数与芯片使能区域的总数不相互匹配的状况下，仍维持于相同或接近4个通道的数据写入效能。须注意的是，图8的通道的总数与芯片使能区域的总数皆为范例，非用以限制本发明。68.在一范例实施例中，存储器管理电路51可基于某一程序化模式(亦称为第一程序化模式)执行写入操作(亦称为第一写入操作)，以通过多个通道将数据(亦称为第一数据)连续写入至多个芯片使能区域(亦称为第一芯片使能区域)。在执行第一写入操作之后，存储器管理电路51可基于另一程序化模式(亦称为第二程序化模式)执行另一写入操作(亦称为第二写入操作)，以通过所述多个通道将另一数据(亦称为第二数据)连续写入至所述多个第一芯片使能区域与至少一其余的芯片使能区域(亦称为第二芯片使能区域)。特别是，所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。以图8为例，第一芯片使能区域可包括标记为ce(0)的芯片使能区域811～814，且第二芯片使能区域可包括标记为ce(1)的芯片使能区域815与816。芯片使能区域811～814的总数(即4)大于芯片使能区域815与816的总数(即2)。69.在一范例实施例中，在第一写入操作中基于第一程序化模式所程序化的一个存储单元用以存储p个比特。在第二写入操作中基于第二程序化模式所程序化的一个存储单元用以存储k个比特，并且k大于p。70.在一范例实施例中，第一程序化模式是指slc程序化模式、虚拟(pseudo)slc程序化模式、下实体程序化(lowerphysicalprogramming)模式、混合程序化(mixtureprogramming)模式及少层存储单元(lesslayermemorycell)模式的其中之一。在slc程序化模式与虚拟slc程序化模式中，一个存储单元只存储一个比特的数据。在下实体程序化模式中，只有下实体程序化单元会被程序化，而此下实体程序化单元所对应的上实体程序化单元可不被程序化。在混合程序化模式中，有效数据(或真实数据)会被程序化于下实体程序化单元中，而同时虚拟数据(dummydata)会被程序化至存储有效数据的下实体程序化单元所对应的上实体程序化单元中。在少层存储单元模式中，一个存储单元存储第一数目的比特的数据。例如，此第一数目可设为1。71.在一范例实施例中，第二程序化模式是指mlc程序化模式、tlc程序化模式、qlc程序化模式或类似模式。在第二程序化模式中，一个存储单元可存储有一第二数目的比特的数据，其中此第二数目等于或大于2。例如，此第二数目可设为2、3或4。在另一范例实施例中，上述第一程序化模式中的第一数目(即p)与第二程序化模式中的第二数目(即k)皆可以是其他数目，只要满足第二数目大于第一数目即可。72.图9是根据本发明的范例实施例所示出的第一写入操作的示意图。请参照图9，存储器管理电路51可获得数据(即第一数据)901。数据901可以是图1的主机系统11所指示存储的数据。例如，存储器管理电路51可从主机系统11接收写入指令。此写入指令可指示存储数据901。73.存储器管理电路51可基于第一程序化模式执行第一写入操作，以将数据901存储至可复写式非易失性存储器模块406。例如，在第一写入操作中，存储器管理电路51可指示可复写式非易失性存储器模块406通过通道801～804将数据901连续写入至标记为ce(0)的芯片使能区域811～814(即第一芯片使能区域)。数据901在芯片使能区域811～814中的数据写入顺序，可通过图9中对实体单元的编号0～7来表示。例如，数据901中的多个数据段可基于第一程序化模式依序被写入至芯片使能区域811中编号为0的实体单元、芯片使能区域812中编号为1的实体单元、芯片使能区域813中编号为2的实体单元、芯片使能区域814中编号为3的实体单元、芯片使能区域811中编号为4的实体单元、芯片使能区域812中编号为5的实体单元、芯片使能区域813中编号为6的实体单元及芯片使能区域814中编号为7的实体单元等，以此类推。74.也就是说，在第一写入操作中，只有标记为ce(0)的芯片使能区域811～814(即第一芯片使能区域)会被交替使用，以存储数据901，而标记为ce(1)的芯片使能区域815与816(即第二芯片使能区域)可被略过或忽略(即不被使用)。藉此，对图1的主机系统11而言，存储器存储装置10的数据写入效能可符合预期(即维持于相同或接近4个通道的数据写入效能)。此外，在第一写入操作中，通过以第一程序化模式来存储数据，亦可提高数据写入速度。75.在执行第一写入操作后，存储器管理电路51可获得第二数据。例如，在执行第一写入操作后，存储器管理电路51可执行读取操作，以从可复写式非易失性存储器模块43中读取第二数据。例如，第二数据可包括在第一写入操作中存储于第一芯片使能区域中的第一数据的至少部分数据。然后，存储器管理电路51可基于第二程序化模式执行第二写入操作，以重新将第二数据回存至可复写式非易失性存储器模块43中。藉此，可提高可复写式非易失性存储器模块43的存储空间使用率。76.图10a与图10b是根据本发明的范例实施例所示出的第二写入操作的示意图。须注意的是，图10a是呈现第二写入操作中的第一阶段写入，而图10b是呈现第二写入操作中的第二阶段写入。所述第一阶段写入与所述第二阶段写入可交替执行。77.请参照图10a，在执行第一写入操作后，存储器管理电路51可获得数据(即第二数据)1001。例如，数据1001可包括在图9的第一写入操作中存储于芯片使能区域811～814中的数据901的至少部分数据。存储器管理电路51可从芯片使能区域811～814的至少其中之一中读取数据1001。在获得数据1001后，存储器管理电路51可执行第二写入操作，以基于第二程序化模式将数据1001回存至可复写式非易失性存储器模块406中。78.在第二写入操作的第一阶段写入中，存储器管理电路51可指示可复写式非易失性存储器模块406通过通道801～804将数据1001的一部分数据(亦称为第一部分数据)连续写入至芯片使能区域811～814(即第一芯片使能区域)。数据1001在芯片使能区域811～814中的数据写入顺序，可通过图10a中对实体单元的编号0～3来表示。例如，数据1001中的多个数据段可基于第二程序化模式依序被写入至芯片使能区域811中编号为0的实体单元、芯片使能区域812中编号为1的实体单元、芯片使能区域813中编号为2的实体单元及芯片使能区域814中编号为3的实体单元。然后，存储器管理电路51可执行第二写入操作的第二阶段写入。79.请参照图10b，在第二写入操作的第二阶段写入中，存储器管理电路51可指示可复写式非易失性存储器模块406通过通道801与802将数据1001的另一部分数据(亦称为第二部分数据)连续写入至芯片使能区域815与816(即第二芯片使能区域)。数据1001在芯片使能区域815与816中的数据写入顺序，可通过图10b中对实体单元的编号4、5来表示。例如，数据1001中的多个数据段可基于第二程序化模式依序被写入至芯片使能区域815中编号为4的实体单元及芯片使能区域816中编号为5的实体单元。80.通过交替执行如图10a与图10b所示的两阶段写入，在第二写入操作中，原先只存储于标记为ce(0)的芯片使能区域811～814中的数据可重新被存储至所有的芯片使能区域811～816中，以有效利用可复写式非易失性存储器模块406的存储空间。此外，在第二写入操作中，通过以第二程序化模式来存储数据，亦可提高可复写式非易失性存储器模块43的存储空间使用率。81.在一范例实施例中，图8的通道801与802亦称为第一通道。在第一写入操作中，通道801与802可分别用以存取属于ce(0)的芯片使能区域811与812，如图9所示。在第二写入操作中，通道801可用以存取芯片使能区域811与815，且通道802可用以存取芯片使能区域812与816，如图10a与图10b所示。82.在一范例实施例中，图8的通道803与804亦称为第二通道。在第一写入操作与第二写入操作中，通道803与804只能分别用以存取属于ce(0)的芯片使能区域813与814。通道803与804不能用以存取属于ce(1)的任何芯片使能区域。83.在一范例实施例中，第一写入操作是用以存储来自图1的主机系统11且初次写入至可复写式非易失性存储器模块43的数据。因此，第一写入操作所提供的高速写入，可有效提高主机系统11所体验或量测到的数据写入效能。另一方面，第二写入操作是用以在背景对存储于可复写式非易失性存储器模块43中的部分数据进行重新存储，以提高每个存储单元或实体单元的数据存储量。通过不同的程序化模式搭配客制化的第一写入操作与第二写入操作，可在如图8所示的通道的总数与芯片使能区域的总数不相互匹配的状况下，有效提高存储器存储装置10的数据写入效能。84.在一范例实施例中，用以从可复写式非易失性存储器模块43中读取第二数据的读取操作及用以存储所述第二数据的第二写入操作可包含于数据整并操作中。此数据整并操作亦称为垃圾回收(garbagecollection,gc)操作。此数据整并操作可用以将有效数据从可复写式非易失性存储器模块43中特定的实体单元(亦称为来源单元)中收集出来并将所收集的有效数据集中回存到可复写式非易失性存储器模块43中特定的实体单元(亦称为目标单元)中。特别是，若某一个来源单元中的有效数据已被完整备份(即存储至目标单元)，则此来源单元可被划分至图6的闲置区602并且可被抹除，从而增加闲置区602中的实体单元(亦称为闲置实体单元)的总数。85.须注意的是，在前述范例实施例中，每一个芯片使能区域会被标记为ce(0)或ce(1)以便于管理，但本发明不限于此。在一范例实施例中，每一个芯片使能区域的标记皆可以被调整或移除，本发明不加以限制。86.图11是根据本发明的范例实施例所示出的存储器控制方法的流程图。请参照图11，在步骤s1101中，基于第一程序化模式执行第一写入操作，以通过多个通道将第一数据连续写入至多个第一芯片使能区域。在执行所述第一写入操作之后，在步骤s1102中，基于第二程序化模式执行第二写入操作，以通过所述多个通道将第二数据连续写入至所述多个第一芯片使能区域与至少一第二芯片使能区域。特别是，所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。此外，在第一写入操作中基于第一程序化模式所程序化的一个存储单元用以存储p个比特，在第二写入操作中基于第二程序化模式所程序化的一个存储单元用以存储k个比特，且k大于p。87.然而，图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图11的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。88.综上所述，本发明的范例实施例所提出的采用不同的程序化模式搭配客制化的数据写入行为，可在可复写式非易失性存储器模块中的通道的总数与芯片使能区域的总数不相互匹配的状况下，有效维持甚至提高存储器存储装置的数据存取效能。89.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12当前第1页12
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：：2.智能手机、平板计算机及笔记本计算机在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。3.大多数的大容量可复写式非易失性存储器模块皆支持使用多个通道对多个存储器区域进行平行数据存取。但是，当通道的总数与可复写式非易失性存储器模块中的存储器区域的总数不相互匹配时，可复写式非易失性存储器模块可能无法发挥出最佳的存取效能。技术实现要素：4.本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可提高可复写式非易失性存储器模块的存取效能。5.本发明的范例实施例提供一种存储器控制方法，其用于控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个通道与多个芯片使能区域。所述多个通道用以存取所述多个芯片使能区域。所述存储器控制方法包括：基于第一程序化模式执行第一写入操作，以通过所述多个通道将第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域；以及在执行所述第一写入操作之后，基于第二程序化模式执行第二写入操作，以通过所述多个通道将第二数据连续写入至所述多个第一芯片使能区域与所述多个芯片使能区域中的至少一第二芯片使能区域。所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。在所述第一写入操作中基于所述第一程序化模式所程序化的一个存储单元用以存储p个比特。在所述第二写入操作中基于所述第二程序化模式所程序化的一个存储单元用以存储k个比特。k大于p。6.在本发明的一范例实施例中，所述的存储器控制方法还包括：在执行所述第二写入操作之前，执行读取操作，以从所述可复写式非易失性存储器模块中读取所述第二数据。7.在本发明的一范例实施例中，所述第二数据包括存储于所述多个第一芯片使能区域中的所述第一数据的至少一部分数据。8.在本发明的一范例实施例中，所述多个第一芯片使能区域的其中之一与所述至少一第二芯片使能区域的其中之一连接至所述多个通道中的同一个通道。9.在本发明的一范例实施例中，所述多个通道包括第一通道。在所述第一写入操作中，所述第一通道用以存取所述多个第一芯片使能区域的其中之一。在第二写入操作中，所述第一通道用以存取所述多个第一芯片使能区域的所述其中之一及所述至少一第二芯片使能区域的其中之一。10.在本发明的一范例实施例中，所述多个通道还包括第二通道。在所述第一写入操作与所述第二写入操作中，所述第二通道皆用以存取所述多个第一芯片使能区域的其中的另一。11.在本发明的一范例实施例中，通过所述多个通道将所述第二数据连续写入至所述多个第一芯片使能区域与所述多个芯片使能区域中的所述至少一第二芯片使能区域的操作包括：将所述第二数据的第一部分数据写入至所述多个第一芯片使能区域；以及在将所述第二数据的所述第一部分数据写入至所述多个第一芯片使能区域后，将所述第二数据的第二部分数据写入至所述至少一第二芯片使能区域。12.本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个通道与多个芯片使能区域。所述多个通道用以存取所述多个芯片使能区域。所述存储器控制电路单元用以：基于第一程序化模式执行第一写入操作，以通过所述多个通道将第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域；以及在执行所述第一写入操作之后，基于第二程序化模式执行第二写入操作，以通过所述多个通道将第二数据连续写入至所述多个第一芯片使能区域与所述多个芯片使能区域中的至少一第二芯片使能区域。所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。在所述第一写入操作中基于所述第一程序化模式所程序化的一个存储单元用以存储p个比特。在所述第二写入操作中基于所述第二程序化模式所程序化的一个存储单元用以存储k个比特。k大于p。13.在本发明的一范例实施例中，所述存储器控制电路单元还用以：在执行所述第二写入操作之前，执行读取操作，以从所述可复写式非易失性存储器模块中读取所述第二数据。14.在本发明的一范例实施例中，通过所述多个通道将所述第二数据连续写入至所述多个第一芯片使能区域与所述多个芯片使能区域中的所述至少一第二芯片使能区域的操作包括：将所述第二数据的第一部分数据写入至所述多个第一芯片使能区域；以及在将所述第二数据的所述第一部分数据写入至所述多个第一芯片使能区域后，将所述第二数据的第二部分数据写入至所述至少一第二芯片使能区域。15.本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个通道与多个芯片使能区域。所述多个通道用以存取所述多个芯片使能区域。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：基于第一程序化模式执行第一写入操作，以通过所述多个通道将第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域；以及在执行所述第一写入操作之后，基于第二程序化模式执行第二写入操作，以通过所述多个通道将第二数据连续写入至所述多个第一芯片使能区域与所述多个芯片使能区域中的至少一第二芯片使能区域。其中所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。在所述第一写入操作中基于所述第一程序化模式所程序化的一个存储单元用以存储p个比特。在所述第二写入操作中基于所述第二程序化模式所程序化的一个存储单元用以存储k个比特。k大于p。16.在本发明的一范例实施例中，所述存储器管理电路还用以：在执行所述第二写入操作之前，执行读取操作，以从所述可复写式非易失性存储器模块中读取所述第二数据。17.基于上述，第一写入操作可基于第一程序化模式执行，以通过多个通道将第一数据连续写入至多个第一芯片使能区域。尔后，第二写入操作可基于第二程序化模式执行，以通过所述多个通道将第二数据连续写入至所述多个第一芯片使能区域与至少一第二芯片使能区域。特别是，所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。藉此，可提高在特定配置条件下，可复写式非易失性存储器模块的存取效能。附图说明18.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；19.图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；20.图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；21.图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；22.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；23.图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；24.图7是根据本发明的范例实施例所示出的存储器管理电路通过多个通道存取可复写式非易失性存储器模块的示意图；25.图8是根据本发明的范例实施例所示出的存储器管理电路通过多个通道存取可复写式非易失性存储器模块的示意图；26.图9是根据本发明的范例实施例所示出的第一写入操作的示意图；27.图10a与图10b是根据本发明的范例实施例所示出的第二写入操作的示意图；28.图11是根据本发明的范例实施例所示出的存储器控制方法的流程图。具体实施方式29.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。30.一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。31.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。electricalandelectronicengineers,ieee)1394标准、通用串行总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。40.存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。41.可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell,tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quadlevelcell,qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。42.可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。43.在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(leastsignificantbit,lsb)是属于下实体程序化单元，并且一存储单元的最高有效比特(mostsignificantbit,msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。44.在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,b)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。45.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。46.存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。47.在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。48.在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元42被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。49.在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。50.主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于pciexpress标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于sata标准、pata标准、ieee1394标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。51.存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会通过存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。52.在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。53.错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。54.缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。55.在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。56.图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(b)逻辑地分组至存储区601与闲置(spare)区602。57.在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(vb)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。58.存储区601中的实体单元610(0)～610(a)用以存储使用者数据(例如来自图1的主机系统11的使用者数据)。例如，存储区601中的实体单元610(0)～610(a)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(a 1)～610(b)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(freepool)。59.存储器管理电路51可配置逻辑单元612(0)～612(c)以映射存储区601中的实体单元610(0)～610(a)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(logicalblockaddress,lba)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。60.须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。61.存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。62.图7是根据本发明的范例实施例所示出的存储器管理电路通过多个通道存取可复写式非易失性存储器模块的示意图。请参照图7，可复写式非易失性存储器模块43包含通道701(1)～701(n)、芯片使能区域702(1)～702(n)及703(1)～703(m)。存储器管理电路51可通过通道701(1)～701(n)存取芯片使能区域702(1)～702(n)及703(1)～703(m)。n与m皆为大于1的正整数。63.在一范例实施例中，n等于m。因此，通道701(i)中的每一个通道可连接至标记为ce(0)的芯片使能区域702(i)与标记为ce(1)的芯片使能区域703(i)。存储器管理电路502可通过通道701(i)来存取芯片使能区域702(i)与703(i)。在将数据写入至可复写式非易失性存储器模块43时，存储器管理电路51可执行交错(interleaved)写入。例如，存储器管理电路51可先通过通道701(1)～701(n)将一部分的数据连续写入至可复写式非易失性存储器模块43中所有标记为ce(0)的芯片使能区域702(1)～702(n)，然后再通过通道701(1)～701(n)将另一部分数据连续写入至可复写式非易失性存储器模块43中所有标记为ce(1)的芯片使能区域703(1)～703(m)。通过交替存取标记为ce(0)与ce(1)的n个芯片使能区域，可达到n个通道的数据写入效能。64.须注意的是，上述n等于m的状态，可视为可复写式非易失性存储器模块43中的通道的总数与芯片使能区域的总数相互匹配(即一个通道对应于两个芯片使能区域)的配置状态。然而，在n不等于m(例如m小于n)的状态下，可复写式非易失性存储器模块43中的通道的总数与芯片使能区域的总数不相互匹配(例如通道701(i)对应于两个芯片使能区域，而通道701(j)只对应于一个芯片使能区域)。在n不等于m的状态下，若持续采用上述交错写入，则可复写式非易失性存储器模块43的数据写入效能可能无法达到预期水准(即n个通道的数据写入效能)。65.图8是根据本发明的范例实施例所示出的存储器管理电路通过多个通道存取可复写式非易失性存储器模块的示意图。请参照图8，在一范例实施例中，可复写式非易失性存储器模块43包含通道801～804及芯片使能区域811～816。通道801连接至芯片使能区域811与815。通道802连接至芯片使能区域812与816。通道803连接至芯片使能区域813。通道804连接至芯片使能区域814。芯片使能区域811～814属于ce(0)，且芯片使能区域815与816属于ce(1)。存储器管理电路51可通过通道801～804存取芯片使能区域811～816。例如，通道801可用以存取芯片使能区域811与815，通道802可用以存取芯片使能区域812与816，通道803可用以存取芯片使能区域813，且通道804可用以存取芯片使能区域814。66.须注意的是，在图8的范例实施例中，可复写式非易失性存储器模块43中的通道801～804的总数(4个)与芯片使能区域811～816的总数(6个)不是相互匹配的。当欲存储来自图1的主机系统11的数据时，若依照上述交错写入，则存储器管理电路51可先通过通道801～804将一部分的数据连续写入至标记为ce(0)的芯片使能区域811～814。此时，数据的写入效能可维持于4个通道的数据写入效能。但是，在后续将另一部分数据连续写入至标记为ce(1)的芯片使能区域815与816时，数据的写入效能将下降至2个通道的数据写入效能(即写入效能减少一半)。在此状况下，主机系统11(或主机系统11的使用者)会认为存储器存储装置10的数据写入效能下降或不稳定。67.在一范例实施例中，通过采用不同的程序化模式搭配客制化的数据写入行为，可在如图8所示的通道的总数与芯片使能区域的总数不相互匹配的状况下，仍维持于相同或接近4个通道的数据写入效能。须注意的是，图8的通道的总数与芯片使能区域的总数皆为范例，非用以限制本发明。68.在一范例实施例中，存储器管理电路51可基于某一程序化模式(亦称为第一程序化模式)执行写入操作(亦称为第一写入操作)，以通过多个通道将数据(亦称为第一数据)连续写入至多个芯片使能区域(亦称为第一芯片使能区域)。在执行第一写入操作之后，存储器管理电路51可基于另一程序化模式(亦称为第二程序化模式)执行另一写入操作(亦称为第二写入操作)，以通过所述多个通道将另一数据(亦称为第二数据)连续写入至所述多个第一芯片使能区域与至少一其余的芯片使能区域(亦称为第二芯片使能区域)。特别是，所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。以图8为例，第一芯片使能区域可包括标记为ce(0)的芯片使能区域811～814，且第二芯片使能区域可包括标记为ce(1)的芯片使能区域815与816。芯片使能区域811～814的总数(即4)大于芯片使能区域815与816的总数(即2)。69.在一范例实施例中，在第一写入操作中基于第一程序化模式所程序化的一个存储单元用以存储p个比特。在第二写入操作中基于第二程序化模式所程序化的一个存储单元用以存储k个比特，并且k大于p。70.在一范例实施例中，第一程序化模式是指slc程序化模式、虚拟(pseudo)slc程序化模式、下实体程序化(lowerphysicalprogramming)模式、混合程序化(mixtureprogramming)模式及少层存储单元(lesslayermemorycell)模式的其中之一。在slc程序化模式与虚拟slc程序化模式中，一个存储单元只存储一个比特的数据。在下实体程序化模式中，只有下实体程序化单元会被程序化，而此下实体程序化单元所对应的上实体程序化单元可不被程序化。在混合程序化模式中，有效数据(或真实数据)会被程序化于下实体程序化单元中，而同时虚拟数据(dummydata)会被程序化至存储有效数据的下实体程序化单元所对应的上实体程序化单元中。在少层存储单元模式中，一个存储单元存储第一数目的比特的数据。例如，此第一数目可设为1。71.在一范例实施例中，第二程序化模式是指mlc程序化模式、tlc程序化模式、qlc程序化模式或类似模式。在第二程序化模式中，一个存储单元可存储有一第二数目的比特的数据，其中此第二数目等于或大于2。例如，此第二数目可设为2、3或4。在另一范例实施例中，上述第一程序化模式中的第一数目(即p)与第二程序化模式中的第二数目(即k)皆可以是其他数目，只要满足第二数目大于第一数目即可。72.图9是根据本发明的范例实施例所示出的第一写入操作的示意图。请参照图9，存储器管理电路51可获得数据(即第一数据)901。数据901可以是图1的主机系统11所指示存储的数据。例如，存储器管理电路51可从主机系统11接收写入指令。此写入指令可指示存储数据901。73.存储器管理电路51可基于第一程序化模式执行第一写入操作，以将数据901存储至可复写式非易失性存储器模块406。例如，在第一写入操作中，存储器管理电路51可指示可复写式非易失性存储器模块406通过通道801～804将数据901连续写入至标记为ce(0)的芯片使能区域811～814(即第一芯片使能区域)。数据901在芯片使能区域811～814中的数据写入顺序，可通过图9中对实体单元的编号0～7来表示。例如，数据901中的多个数据段可基于第一程序化模式依序被写入至芯片使能区域811中编号为0的实体单元、芯片使能区域812中编号为1的实体单元、芯片使能区域813中编号为2的实体单元、芯片使能区域814中编号为3的实体单元、芯片使能区域811中编号为4的实体单元、芯片使能区域812中编号为5的实体单元、芯片使能区域813中编号为6的实体单元及芯片使能区域814中编号为7的实体单元等，以此类推。74.也就是说，在第一写入操作中，只有标记为ce(0)的芯片使能区域811～814(即第一芯片使能区域)会被交替使用，以存储数据901，而标记为ce(1)的芯片使能区域815与816(即第二芯片使能区域)可被略过或忽略(即不被使用)。藉此，对图1的主机系统11而言，存储器存储装置10的数据写入效能可符合预期(即维持于相同或接近4个通道的数据写入效能)。此外，在第一写入操作中，通过以第一程序化模式来存储数据，亦可提高数据写入速度。75.在执行第一写入操作后，存储器管理电路51可获得第二数据。例如，在执行第一写入操作后，存储器管理电路51可执行读取操作，以从可复写式非易失性存储器模块43中读取第二数据。例如，第二数据可包括在第一写入操作中存储于第一芯片使能区域中的第一数据的至少部分数据。然后，存储器管理电路51可基于第二程序化模式执行第二写入操作，以重新将第二数据回存至可复写式非易失性存储器模块43中。藉此，可提高可复写式非易失性存储器模块43的存储空间使用率。76.图10a与图10b是根据本发明的范例实施例所示出的第二写入操作的示意图。须注意的是，图10a是呈现第二写入操作中的第一阶段写入，而图10b是呈现第二写入操作中的第二阶段写入。所述第一阶段写入与所述第二阶段写入可交替执行。77.请参照图10a，在执行第一写入操作后，存储器管理电路51可获得数据(即第二数据)1001。例如，数据1001可包括在图9的第一写入操作中存储于芯片使能区域811～814中的数据901的至少部分数据。存储器管理电路51可从芯片使能区域811～814的至少其中之一中读取数据1001。在获得数据1001后，存储器管理电路51可执行第二写入操作，以基于第二程序化模式将数据1001回存至可复写式非易失性存储器模块406中。78.在第二写入操作的第一阶段写入中，存储器管理电路51可指示可复写式非易失性存储器模块406通过通道801～804将数据1001的一部分数据(亦称为第一部分数据)连续写入至芯片使能区域811～814(即第一芯片使能区域)。数据1001在芯片使能区域811～814中的数据写入顺序，可通过图10a中对实体单元的编号0～3来表示。例如，数据1001中的多个数据段可基于第二程序化模式依序被写入至芯片使能区域811中编号为0的实体单元、芯片使能区域812中编号为1的实体单元、芯片使能区域813中编号为2的实体单元及芯片使能区域814中编号为3的实体单元。然后，存储器管理电路51可执行第二写入操作的第二阶段写入。79.请参照图10b，在第二写入操作的第二阶段写入中，存储器管理电路51可指示可复写式非易失性存储器模块406通过通道801与802将数据1001的另一部分数据(亦称为第二部分数据)连续写入至芯片使能区域815与816(即第二芯片使能区域)。数据1001在芯片使能区域815与816中的数据写入顺序，可通过图10b中对实体单元的编号4、5来表示。例如，数据1001中的多个数据段可基于第二程序化模式依序被写入至芯片使能区域815中编号为4的实体单元及芯片使能区域816中编号为5的实体单元。80.通过交替执行如图10a与图10b所示的两阶段写入，在第二写入操作中，原先只存储于标记为ce(0)的芯片使能区域811～814中的数据可重新被存储至所有的芯片使能区域811～816中，以有效利用可复写式非易失性存储器模块406的存储空间。此外，在第二写入操作中，通过以第二程序化模式来存储数据，亦可提高可复写式非易失性存储器模块43的存储空间使用率。81.在一范例实施例中，图8的通道801与802亦称为第一通道。在第一写入操作中，通道801与802可分别用以存取属于ce(0)的芯片使能区域811与812，如图9所示。在第二写入操作中，通道801可用以存取芯片使能区域811与815，且通道802可用以存取芯片使能区域812与816，如图10a与图10b所示。82.在一范例实施例中，图8的通道803与804亦称为第二通道。在第一写入操作与第二写入操作中，通道803与804只能分别用以存取属于ce(0)的芯片使能区域813与814。通道803与804不能用以存取属于ce(1)的任何芯片使能区域。83.在一范例实施例中，第一写入操作是用以存储来自图1的主机系统11且初次写入至可复写式非易失性存储器模块43的数据。因此，第一写入操作所提供的高速写入，可有效提高主机系统11所体验或量测到的数据写入效能。另一方面，第二写入操作是用以在背景对存储于可复写式非易失性存储器模块43中的部分数据进行重新存储，以提高每个存储单元或实体单元的数据存储量。通过不同的程序化模式搭配客制化的第一写入操作与第二写入操作，可在如图8所示的通道的总数与芯片使能区域的总数不相互匹配的状况下，有效提高存储器存储装置10的数据写入效能。84.在一范例实施例中，用以从可复写式非易失性存储器模块43中读取第二数据的读取操作及用以存储所述第二数据的第二写入操作可包含于数据整并操作中。此数据整并操作亦称为垃圾回收(garbagecollection,gc)操作。此数据整并操作可用以将有效数据从可复写式非易失性存储器模块43中特定的实体单元(亦称为来源单元)中收集出来并将所收集的有效数据集中回存到可复写式非易失性存储器模块43中特定的实体单元(亦称为目标单元)中。特别是，若某一个来源单元中的有效数据已被完整备份(即存储至目标单元)，则此来源单元可被划分至图6的闲置区602并且可被抹除，从而增加闲置区602中的实体单元(亦称为闲置实体单元)的总数。85.须注意的是，在前述范例实施例中，每一个芯片使能区域会被标记为ce(0)或ce(1)以便于管理，但本发明不限于此。在一范例实施例中，每一个芯片使能区域的标记皆可以被调整或移除，本发明不加以限制。86.图11是根据本发明的范例实施例所示出的存储器控制方法的流程图。请参照图11，在步骤s1101中，基于第一程序化模式执行第一写入操作，以通过多个通道将第一数据连续写入至多个第一芯片使能区域。在执行所述第一写入操作之后，在步骤s1102中，基于第二程序化模式执行第二写入操作，以通过所述多个通道将第二数据连续写入至所述多个第一芯片使能区域与至少一第二芯片使能区域。特别是，所述多个第一芯片使能区域的总数大于所述至少一第二芯片使能区域的总数。此外，在第一写入操作中基于第一程序化模式所程序化的一个存储单元用以存储p个比特，在第二写入操作中基于第二程序化模式所程序化的一个存储单元用以存储k个比特，且k大于p。87.然而，图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图11的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。88.综上所述，本发明的范例实施例所提出的采用不同的程序化模式搭配客制化的数据写入行为，可在可复写式非易失性存储器模块中的通道的总数与芯片使能区域的总数不相互匹配的状况下，有效维持甚至提高存储器存储装置的数据存取效能。89.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12当前第1页12
再多了解一些
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