小数分频器、芯片及电子设备的制作方法

1.本发明涉及一种分频电路，特别是涉及一种小数分频器、芯片及电子设备。


背景技术：

2.分频器常用于对输入信号的频率进行分频以生成频率低于输入信号频率的输出信号。例如，对于分频比为n的分频器，当输入信号的频率为f时，分频器的输出为f/n，其中n为大于1的整数或者小数。现有技术中整数分频器居多，而在某些场景中也会用到小数分频器，例如分频比为n 0.5的分频器。然而，现有技术中很难实现分频比为n 0.5的小数分频器。


技术实现要素：

3.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种小数分频器、芯片及电子设备，用于解决现有技术中存在的上述问题。
4.为实现上述目的及其他相关目的，本发明的第一方面提供一种小数分频器，所述小数分频器包括：奇数分频电路，用于根据输入时钟信号产生至少两个分频比为2
×
n 1的第一分频信号，各所述第一分频信号的周期相同且任意两个所述第一分频信号的相位差为其中n和n均为正整数；组合逻辑电路，用于对至少两个所述第一分频信号进行组合逻辑处理以生成分频比为n 0.5的第二分频信号。
5.于所述第一方面的一实施例中，所述奇数分频电路每隔产生一个分频比为2
×
n 1的分频信号作为所述第一分频信号，其中t为所述输入时钟信号的周期。
6.于所述第一方面的一实施例中，所述奇数分频电路为基于锁存器的分频电路。
7.于所述第一方面的一实施例中，所述组合逻辑电路包括：第一信号生成子电路，用于根据至少两个所述第一分频信号生成两个第一中间信号，所述两个第一中间信号的低电平部分不重叠且二者之间的相位差为，各所述第一中间信号的周期与所述第一分频信号相同；第一组合逻辑子电路，用于对所述两个第一中间信号进行与处理、与非处理或者异或处理以生成所述第二分频信号。
8.于所述第一方面的一实施例中，所述第一信号生成子电路包括：第一非门，用于对第一个第一分频信号进行非处理；第二非门，用于对第二个第一分频信号进行非处理；第三非门，用于对第三个第一分频信号进行非处理；第一与非门，用于对所述第一非门的输出信号和所述第二非门的输出信号进行与非处理以获得第一个第一中间信号；第二与非门，用于对所述第三非门的输出信号和第四个第一分频信号进行与非处理以获得第二个第一中间信号；其中，所述第一个第一分频信号与所述第三个第一分频信号的相位差为(1-d)
×
π，所述第四个第一分频信号与所述第一个第一分频信号的相位差为(1-d)
×
π，所述第二个第一分频信号与所述第四个第一分频信号的相位差为(1-d)
×
π，d为所述第一中间信号的占
空比且其取值大于50％。
9.于所述第一方面的一实施例中，所述组合逻辑电路包括：第二信号生成子电路，用于根据至少两个所述第一分频信号生成两个第二中间信号，所述两个第二中间信号的高电平部分不重叠且二者之间的相位差为π，各所述第二中间信号的周期与所述第一分频信号相同；第二组合逻辑子电路，用于对所述两个第二中间信号进行或处理或者或非处理以生成所述第二分频信号。
10.于所述第一方面的一实施例中，所述输入时钟信号为单端时钟信号或差分时钟信号。
11.本发明的第二方面提供一种芯片，所述芯片包括本发明第一方面任一项所述的小数分频器。
12.本发明的第四方面提供一种电子设备，所述电子设备包括：时钟电路，用于产生时钟信号；本发明第一方面任一项所述的小数分频器，与所述时钟信号相连，用于根据所述时钟信号生成分频比为n 0.5的分频信号，其中n为正整数。
13.如上所述，本发明一个或多个实施例中所述的小数分频器具有以下有益效果：
14.所述小数分频器能够通过奇数分频电路产生至少两个分频比为2
×
n 1的第一分频信号，并通过组合逻辑电路对至少两个所述第一分频信号进行组合逻辑处理来生成分频比为n 0.5的第二分频信号。此种小数分频器具有结构简单以及易于实现等优点。
附图说明
15.图1显示为本发明所述小数分频器于一具体实施例中的结构示意图。
16.图2显示为本发明所述小数分频器于一具体实施例中奇数分频电路的结构示意图。
17.图3a显示为本发明所述小数分频器于一具体实施例中组合逻辑电路的结构示意图。
18.图3b显示为本发明所述小数分频器于一具体实施例中涉及到的信号波形图。
19.图3c显示为本发明所述小数分频器于一具体实施例中组合逻辑电路的电路图。
20.图3d显示为本发明所述小数分频器于一具体实施例中涉及到的信号波形图。
21.图4a显示为本发明所述小数分频器于一具体实施例中组合逻辑电路的结构示意图。
22.图4b显示为本发明所述小数分频器于一具体实施例中涉及到的信号波形图。
23.图5显示为本发明所述芯片于一具体实施例中的结构示意图。
24.元件标号说明
[0025]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
小数分频器
[0026]
11
ꢀꢀꢀꢀꢀꢀꢀꢀ
奇数分频电路
[0027]
111
ꢀꢀꢀꢀꢀꢀꢀ
第一锁存器
[0028]
112
ꢀꢀꢀꢀꢀꢀꢀ
第二锁存器
[0029]
113
ꢀꢀꢀꢀꢀꢀꢀ
第三锁存器
[0030]
114
ꢀꢀꢀꢀꢀꢀꢀ
第四锁存器
[0031]
115
ꢀꢀꢀꢀꢀꢀꢀ
第五锁存器
[0032]
116
ꢀꢀꢀꢀꢀꢀꢀ
第六锁存器
[0033]
117
ꢀꢀꢀꢀꢀꢀꢀ
与非门
[0034]
12
ꢀꢀꢀꢀꢀꢀꢀꢀ
组合逻辑电路
[0035]
121
ꢀꢀꢀꢀꢀꢀꢀ
第一信号生成子电路
[0036]
1211
ꢀꢀꢀꢀꢀꢀ
第一非门
[0037]
1212
ꢀꢀꢀꢀꢀꢀ
第二非门
[0038]
1213
ꢀꢀꢀꢀꢀꢀ
第三非门
[0039]
1214
ꢀꢀꢀꢀꢀꢀ
第一与非门
[0040]
1215
ꢀꢀꢀꢀꢀꢀ
第二与非门
[0041]
122
ꢀꢀꢀꢀꢀꢀꢀ
第一组合逻辑子电路
[0042]
123
ꢀꢀꢀꢀꢀꢀꢀ
第二信号生成子电路
[0043]
124
ꢀꢀꢀꢀꢀꢀꢀ
第二组合逻辑子电路
具体实施方式
[0044]
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0045]
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。此外，在本文中，诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
[0046]
在实际应用中，某些场景可能会需要分频比为n 0.5的小数分频器，然而，现有技术中很难实现分频比为n 0.5的小数分频器。针对这一问题，于本发明的一实施例中提供一种小数分频器，该小数分频器能够生成分频比为n 0.5的分频信号。具体地，请参阅图1，本实施例中小数分频器1包括奇数分频电路11和组合逻辑电路12。
[0047]
所述奇数分频电路11用于根据输入时钟信号产生m个分频比为2
×
n 1的第一分频信号，各所述第一分频信号的周期相同且任意两个所述第一分频信号的相位差为其中n和n均为正整数，m为大于1的正整数。所述输入时钟信号可以为单端时钟信号或者差分时钟信号。
[0048]
所述组合逻辑电路12与所述奇数分频电路11相连，用于对m个第一分频信号中的m个信号进行组合逻辑处理以生成分频比为n 0.5的第二分频信号，其中，m为正整数且2≤m≤m。
[0049]
具体地，所述奇数分频电路11能够产生多个第一分频信号，各所述第一分频信号的周期相同且均为(2
×
n 1)
×
t，其中t为所述输入时钟信号的周期。各所述第一分频信号
之间的相位差为也即，各所述第一分频信号之间均存在的延迟。通过对这些第一分频信号中相位不同的多个信号进行组合逻辑操作能够得到周期为(n 0.5)
×
t的信号，该信号即为所述第二分频信号。
[0050]
根据以上描述可知，本实施例所述小数分频器1能够通过奇数分频电路11产生至少两个分频比为2
×
n 1的第一分频信号，并通过组合逻辑电路12对至少两个所述第一分频信号进行组合逻辑处理来生成分频比为n 0.5的第二分频信号。此种小数分频器具有结构简单以及易于实现等优点。
[0051]
于本发明的一实施例中，所述奇数分频电路每隔产生一个分频比为2
×
n 1的分频信号作为所述第一分频信号。例如，当n＝1且n＝1时，所述奇数分频电路可以每隔产生一个第一分频信号，且所述第一分频信号的数量至多为6个。所述组合逻辑电路12能够根据这些第一分频信号中的两个或者多个进行逻辑组合处理来得到分频比为1.5的第二分频信号。
[0052]
可选地，所述奇数分频电路为基于锁存器的分频电路。锁存器是一种对脉冲电平敏感的存储单元电路，本实施例中的锁存器用于在输入时钟信号的作用下改变状态，从而每隔产生一个分频比为2
×
n 1的分频信号作为所述第一分频信号。
[0053]
接下来将通过一个具体实例对基于锁存器的所述奇数分频电路进行介绍。假设n＝2，请参阅图2，所述奇数分频电路11可以包括第一锁存器111、第二锁存器112、第三锁存器113、第四锁存器114、第五锁存器115、第六锁存器116和与非门117。所述输入时钟信号分别输入上述各锁存器的锁存使能端，例如，当所述输入时钟信号包括单端时钟信号clkp和clkn时(clkn与clkp互为反相)，clkp分别输入所述第一锁存器111、所述第三锁存器113和所述第五锁存器115的锁存使能端，clkn分别输入所述第二锁存器112、所述第四锁存器114和所述第六锁存器116的锁存使能端，但本发明并不以此为限。所述第一锁存器111的输出端与所述第二锁存器112的数据输入端相连，所述第二锁存器112的输出端与所述第三锁存器113的数据输入端相连，所述第三锁存器113的输出端与所述第四锁存器114的数据输入端相连，所述第四锁存器114的输出端与所述第五锁存器115的数据输入端相连，所述第五锁存器115的输出端与所述第六锁存器116的数据输入端相连。此外，所述与非门117的输入端分别与所述第四锁存器114的输出端以及所述第六锁存器116的输出端相连，且所述与非门117的输出端与所述第一锁存器111的数据输入端相连。基于图2所示的奇数分频电路能够获取7个第一分频信号net0～net6，其中，各第一分频信号的周期均为5t，且任意两个第一分频信号的相位差为例如，net0与net2的相位差为net2与net3的相位差为
[0054]
需要说明的是，图2所示奇数分频电路11仅为本发明的一种实例，本发明并不以此
为限，凡是能够根据输入时钟信号每隔产生一个分频比为2
×
n 1的分频信号的电路均可用作所述奇数分频电路11。
[0055]
可选地，本实施例中所述锁存器的输出可以与其输入同相或者反相。
[0056]
请参阅图3a，于本发明的一实施例中，所述组合逻辑电路12包括第一信号生成子电路121和第一组合逻辑子电路122。
[0057]
所述第一信号生成子电路121与所述奇数分频电路11相连，用于根据m个所述第一分频信号生成两个第一中间信号，所述两个第一中间信号的低电平部分不重叠且二者之间的相位差为π，因而各所述第一中间信号的占空比大于50％，且各所述第一中间信号的周期与所述第一分频信号相同，均为(2
×
n 1)
×
t。
[0058]
所述第一组合逻辑子电路122与所述第一信号生成子电路121相连，用于对所述两个第一中间信号进行与处理、与非处理或者异或处理以生成所述第二分频信号。
[0059]
例如，请参阅图3b，显示为n＝2时所述第一信号生成子电路121生成的第一中间信号1和第一中间信号2以及所述第一组合逻辑子电路122输出的第二分频信号的波形图。其中，所述第一中间信号1和所述第一中间信号2的周期相同且低电平部分不相重叠，二者之间的相位差为π。基于这两个第一中间信号进行与处理或者异或处理即可得到图3b所示的第二分频信号。
[0060]
可选地，所述第一信号生成子电路121根据四个第一分频信号s1、s2、s3和s4获取所述两个第一中间信号。请参阅图3c，本实施例中所述第一信号生成子电路121包括第一非门1211、第二非门1212、第三非门1213、第一与非门1214和第二与非门1215。所述第一非门1211用于对第一个第一分频信号s1进行非处理，所述第二非门1212用于对第二个第一分频信号s2进行非处理，所述第三非门1213用于对第三个第一分频信号s3进行非处理，所述第一与非门1214用于对所述第一非门1211的输出信号和所述第二非门1212的输出信号进行与非处理以获得第一中间信号1，所述第二与非门1215用于对所述第三非门1213的输出信号和第四个第一分频信号s4进行与非处理以获得第一中间信号2。
[0061]
其中，所述第一个第一分频信号s1与所述第三个第一分频信号s3的相位差为(1-d)
×
π，所述第四个第一分频信号s4与所述第一个第一分频信号s1的相位差为(1-d)
×
π，所述第二个第一分频信号s2与所述第四个第一分频信号s1的相位差为(1-d)
×
π，d为所述第一中间信号的占空比且其取值大于50％。
[0062]
例如，请参阅图3d，显示为当n＝2且d＝80％时第一分频信号s1～s4以及第二分频信号1和第二分频信号2的波形图。
[0063]
可选地，当所述奇数分频电路11采用图2所示的结构时，所述第一分频信号s1、s2、s3和s4例如分别为net0、net2、net3和net5。
[0064]
请参阅图4a，于本发明的一实施例中，所述组合逻辑电路12包括第二信号生成子电路123和第二组合逻辑子电路124。
[0065]
所述第二信号生成子电路123用于根据至少两个所述第一分频信号生成两个第二中间信号，所述两个第二中间信号的高电平部分不重叠且二者之间的相位差为π，因而各所述第二中间信号的占空比小于50％，且各所述第二中间信号的周期与所述第一分频信号相同，均为(2
×
n 1)
×
t。
[0066]
所述第二组合逻辑子电路124与所述第二信号生成子电路123相连，用于对所述两个第二中间信号进行或处理或者或非处理以生成所述第二分频信号。
[0067]
例如，请参阅图4b，显示为n＝2时所述第二信号生成子电路123生成的第二中间信号1和第二中间信号2以及所述第二组合逻辑子电路124输出的第二分频信号的波形图。其中，所述第二中间信号1和所述第二中间信号2的周期相同且高电平部分不相重叠，二者之间的相位差为π。基于这两个第二中间信号进行或处理即可得到图4b所示的第二分频信号。
[0068]
需要说明的是，图3a和图4a仅示例性的给出了两种组合逻辑电路12的实现方式，但本发明并不以此为限。实际应用中可以采用类似的思路采用其他结构的组合逻辑电路来生成所述第二分频信号。
[0069]
基于以上对所述小数分频器的描述，本发明还提供一种芯片，所述芯片包括本发明所述的小数分频器。例如，请参阅图5，显示为本发明的一实施例中所述芯片的结构示意图。
[0070]
基于以上对所述小数分频器的描述，本发明还提供一种电子设备。所述电子设备包括：时钟电路，用于产生时钟信号；本发明所述的小数分频器，与所述时钟信号相连，用于根据所述时钟信号生成分频比为n 0.5的分频信号，其中n为正整数。
[0071]
综上所述，本发明一个或多个实施例中所述小数分频器能够通过奇数分频电路产生至少两个分频比为的第一分频信号，并通过组合逻辑电路对至少两个所述第一分频信号进行组合逻辑处理来生成分频比为的第二分频信号。此种小数分频器具有结构简单以及易于实现等优点。因此，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0072]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。