基于FPGA的DPRAM两侧同步系统及方法与流程

基于fpga的dpram两侧同步系统及方法
技术领域
1.本发明涉及机载基于fpga领域，特别地是，基于fpga的dpram两侧同步系统及方法。


背景技术：

2.在机载设备研发的过程中，经常会存在主板通过pci、pdi、扩展地址线等外接一个子板卡的情况，而子板卡和主板之间的数据交换一般就是通过双口ram的形式，而达到主板和子板都可以对ram进行读写的目的。
3.可是dpram也只是一片内存，两侧端口的读写往往来源于不同的硬件和app。这就产生了一个问题：比如a口往ram里面写了数据，b口如何能及时地感知并将数据及时地读写。
4.目前大部分的设计采用的方法都是b口对某一个地址进行周期性地读数据，待发现数据是某个数据是特定的数据时，就开启读数据的操作。可是这种方法需要处理一些特殊情况就是：周期性写数据没变化，或者数据就是0时，在查询端为了判断是否属于这些特殊情况时，会增加大量的逻辑电路或者代码去排除这种特殊情况，费时费力，而且效果也不好。


技术实现要素：

5.本发明要解决现有技术中的问题，提供一种新型的基于fpga的dpram两侧同步系统及方法。
6.为了实现这一目的，本发明的技术方案如下：基于fpga的dpram两侧同步系统，包含有，主板及fpga子板，所述fpga子板具有dpram、a-b同步模块、b-a同步模块及逻辑模块，dpram具有a侧端口及b侧端口，a侧端口用于接收来自主板的时钟信号clk_a、使能信号wen_a、地址信号addr_a及数据信号data_a，b侧端口用于接收来自逻辑模块的时钟信号clk_b、使能信号wen_b、地址信号addr_b及数据信号data_b，a-b同步模块用于接收来自主板的使能信号wen_a及地址信号addr_a，若使能信号wen_a被使能且地址信号addr_a满足监控地址，则a-b同步模块发送触发信号给逻辑模块，逻辑模块收到触发信号即开启读进程；b-a同步模块用于接收来自逻辑模块的使能信号wen_b及地址信号addr_b，若使能信号wen_b被使能且地址信号addr_b满足监控地址，则b-a同步模块发送触发信号给主板，主板收到触发信号即开启读进程。
7.本发明还提供基于fpga的dpram两侧同步方法，包含有以下步骤，提供所述的同步系统；a-b同步模块监控使能信号wen_a及地址信号addr_a，若使能信号wen_a被使能且地址信号addr_a满足监控地址，则a-b同步模块发送触发信号给逻辑模块，逻辑模块收到触发信号即开启读进程；b-a同步模块监控使能信号wen_b及地址信号addr_b，若使能信号wen_b被使能且
地址信号addr_b满足监控地址，则b-a同步模块发送触发信号给主板，主板收到触发信号即开启读进程。
8.与现有技术相比，本发明的有益效果至少在于：a，b口的读写实现同步近乎100%；逻辑设计简单，但是有效性高；不受数据不变和0值的影响。
9.除了上面所描述的本发明解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果之外，本发明所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将连接附图作出进一步详细的说明。
附图说明
10.图1为本发明中dpram的端口示意图。
11.图2为本发明的结构示意图。
12.图3为本发明的时序图。
具体实施方式
13.下面通过具体的实施方式连接附图对本发明作进一步详细说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本发明，但不构成对本发明的限定。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
14.请参见图1，图中示出的是dpram的端口示意图。dpram具有a侧端口及b侧端口。a侧端口用于接收来自主板的时钟信号clk_a、使能信号wen_a、地址信号addr_a及数据信号data_a。b侧端口用于接收来自逻辑模块的时钟信号clk_b、使能信号wen_b、地址信号addr_b及数据信号data_b。
15.请参见图2，图中示出的是基于fpga的dpram两侧同步系统，其包含有，主板1及fpga子板2。fpga子板2具有dpram21、a-b同步模块22、b-a同步模块23及逻辑模块24。dpram21具有a侧端口及b侧端口。a-b同步模块与b-a同步模块的原理是一致的。以a-b同步模块为例进行说明：主板1通过a侧端口的wen_a,addr_a, data_a向dpram写入数据，假如写入数据的起始地址为0xff。那么a-b同步模块会监控wen_a信号与addr_a地址线，如果wen_a被使能，并且addr_a也满足要监控的地址，那么a-b同步模块会将a-b同步信号置有效，即置为1。为了保证信号会被下游的模块捕捉到，同步信号会持续若干个周期后，再清0。b-a同步模块同理。
16.请参见图3，图中所示的是逻辑时序图。
17.以上仅表达了本发明的实施方式，其描述较为具体和详细，但且不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。


技术特征：
1.基于fpga的dpram两侧同步系统，其特征在于，包含有，主板及fpga子板，所述fpga子板具有dpram、a-b同步模块、b-a同步模块及逻辑模块，dpram具有a侧端口及b侧端口，a侧端口用于接收来自主板的时钟信号clk_a、使能信号wen_a、地址信号addr_a及数据信号data_a，b侧端口用于接收来自逻辑模块的时钟信号clk_b、使能信号wen_b、地址信号addr_b及数据信号data_b，a-b同步模块用于接收来自主板的使能信号wen_a及地址信号addr_a，若使能信号wen_a被使能且地址信号addr_a满足监控地址，则a-b同步模块发送触发信号给逻辑模块，逻辑模块收到触发信号即开启读进程；b-a同步模块用于接收来自逻辑模块的使能信号wen_b及地址信号addr_b，若使能信号wen_b被使能且地址信号addr_b满足监控地址，则b-a同步模块发送触发信号给主板，主板收到触发信号即开启读进程。2.基于fpga的dpram两侧同步方法，其特征在于，包含有以下步骤，提供权利要求1所述的同步系统；a-b同步模块监控使能信号wen_a及地址信号addr_a，若使能信号wen_a被使能且地址信号addr_a满足监控地址，则a-b同步模块发送触发信号给逻辑模块，逻辑模块收到触发信号即开启读进程；b-a同步模块监控使能信号wen_b及地址信号addr_b，若使能信号wen_b被使能且地址信号addr_b满足监控地址，则b-a同步模块发送触发信号给主板，主板收到触发信号即开启读进程。

技术总结
本发明公开基于FPGA的DPRAM两侧同步系统及方法，包含有，主板及FPGA子板，所述FPGA子板具有DPRAM、A-B同步模块、B-A同步模块及逻辑模块。本发明的有益效果在于：A，B口的读写实现同步近乎100%，逻辑设计简单，有效性高，不受数据不变和0值的影响。不变和0值的影响。不变和0值的影响。


技术研发人员：张丽 魏文正 陈利云
受保护的技术使用者：上海航空电器有限公司
技术研发日：2020.11.18
技术公布日：2022/5/20