低输入电源和低输出阻抗充电泵电路的制作方法

本申请要求于2020年11月19日提交的美国临时专利申请号63/115,835的优先权，该公开内容通过引用并入本文。

技术领域

本发明涉及被配置为生成正电压和负电压的电荷泵电路。

背景技术

参考图1A，图1A示出了正电荷泵电路100p的电路图。电路100p包括：n沟道MOS晶体管MN1，其源极端子被耦合到电源节点102、并且漏极端子被耦合到中间节点NA1；以及n沟道MOS晶体管MN2，其源极端子被耦合到电源节点102、并且漏极端子被耦合到中间节点NA2。电路100p还包括：p沟道MOS晶体管MP1，其源极端子被耦合到输出节点104、并且漏极端子被耦合到节点NA1；以及p沟道MOS晶体管MP2，其源极端子被耦合到输出节点104并且漏极端子被耦合到中间节点NA2。晶体管MN1和MP1的栅极端子被连接在一起并且被进一步连接到中间节点NA2。晶体管MN2和MP2的栅极端子被连接在一起并且被进一步连接到中间节点NA1。晶体管MN1、MN2、MP1和MP2形成CMOS锁存电路。

电容器C1具有的一个端子被耦合到节点NA1，并且另一端子被耦合来接收时钟信号CK的逻辑反相，该逻辑反相由CMOS反相器电路106生成，CMOS反相器电路106由正电源电压Vdd供电并且接收时钟信号CK作为输入。电容器C2具有的一个端子被耦合到节点NA2，并且另一端子被耦合来接收时钟信号CKN的逻辑反相(它是时钟信号CK的逻辑反相)，该逻辑反相由CMOS反相器电路108生成，反相器电路108由正电源电压Vdd供电并且接收时钟信号CKN作为输入。

电路100p的负载107由负载电容器Cload示意性地表示，负载电容器Cload具有与输出节点104耦合的一个端子以及与接地节点耦合的第二端子以及在输出节点104与接地节点之间耦合的电流源Iload。

电源节点102被配置为接收正电源电压Vdd。输出节点104被配置为生成倍增的正输出电压Vpos，其中Vpos大约为2*Vdd。

参考图1B，图1B示出了针对负电荷泵电路100n的电路图。电路100n包括：p沟道MOS晶体管MP1，其源极端子被耦合到电源节点102并且漏极端子被耦合到中间节点NA1；以及p沟道MOS晶体管MP2，其源极端子被耦合到电源节点102并且漏极端子被耦合到中间节点NA2。电路100n还包括：n沟道MOS晶体管MN1，其源极端子被耦合到输出节点104并且漏极端子被耦合到中间节点NA1；以及n沟道MOS晶体管MN2，其源极端子被耦合到输出节点104并且漏极端子被耦合到中间节点NA2。晶体管MN1和MP1的栅极端子被连接在一起并且被进一步连接到中间节点NA2。晶体管MN2和MP2的栅极端子被连接在一起并且被进一步连接到中间节点NA1。晶体管MN1、MN2、MP1和MP2形成CMOS锁存电路。

电容器C1的一个端子被耦合到节点NA1，并且另一端子被耦合来接收时钟信号CK的逻辑反相，该逻辑反相由CMOS反相器电路106生成，CMOS反相器电路106由正电源电压Vdd供电并且接收时钟信号CK作为输入。电容器C2的一个端子被耦合到节点NA2，并且另一端子被耦合来接收时钟信号CKN的逻辑反相(它是时钟信号CK的逻辑反相)，该逻辑反相由CMOS反相器电路108生成，CMOS反相器电路108由正电源电压Vdd供电并且接收时钟信号CKN作为输入。

电路100n的负载107由负载电容器Cload示意性地表示，负载电容器具有与输出节点104耦合的一个端子以及与接地节点耦合的第二端子以及在正电源电压Vdd与输出节点104之间耦合的电流源Iload。

电源节点102被配置为接收接地电压Vgnd。输出节点104被配置为生成倍增的负输出电压Vneg，其中Vneg大约等于-Vdd。

输出节点104处的输出阻抗与时钟信号CK和CKN的频率以及执行电荷转移的开关晶体管MN1、MN2、MP1和MP2的导通电阻(Rds_on)相关。输出阻抗由以下公式给出：

其中：C是飞跨电容器的电容(即，C1或C2与时钟相位相关)。

晶体管MN1、MN2、MP1和MP2的导通电阻(Rds_on)由以下公式给出：

其中：L是晶体管的长度，W是晶体管的宽度，COX是栅极电容，VGS是栅源电压，并且VTH是阈值电压。

如果晶体管宽度W减小，导通电阻(Rds_on)增加，并且每个开关晶体管两端的电压降更大，效率也对应降低。

开关电容由下式给出：

CSW＝COX*W*Leff

其中：Leff是晶体管开关的有效长度。

注意，如果晶体管宽度W增加，会导致电容器上极板上的电容增加，对应的电荷损失增加，效率降低。

现在参考图2A，图2A示出了正电荷泵电路200p的电路图(也参见于2020年6月25日提交的美国专利申请号16/911,967的图2A，其通过引用并入本文)。电路200p包括(正)自举电路，自举电路包括：n沟道MOS晶体管MN1，其源极端子被耦合到电源节点202并且漏极端子被耦合到中间节点NA1；以及n沟道MOS晶体管MN2，其源极端子被耦合到电源节点202并且漏极端子被耦合到中间节点NA2。利用以下方式将晶体管MN1与MN2交叉耦合：在节点NA2处晶体管MN1的栅极端子耦合到晶体管MN2的漏极端子，并且在节点NA1处晶体管MN2的栅极端子耦合到晶体管MN1的漏极端子。

自举电容器Cbs1的一个端子被耦合到节点NA1，并且另一端子被耦合来接收时钟信号CK的逻辑反相，该逻辑反相CK1N由CMOS反相器电路206p生成，CMOS反相器电路206p由正电源电压Vdd供电并接收时钟信号CK作为输入。自举电容器Cbs2的一个端子被耦合到节点NA2，并且另一端子被耦合来接收时钟信号CKN的逻辑反相(这是时钟信号CK的逻辑反相)，该逻辑反相CK1由CMOS反相器电路208p生成，CMOS反相器电路208p由正电源电压Vdd供电并且接收时钟信号CKN作为输入。

CMOS切换电路210p具有被耦合来接收正电源电压Vdd的第一端子以及在中间节点NB1处的第二端子。切换电路210p中的p沟道MOS晶体管MP1的源极端子被耦合到节点NA1，而切换电路210p中的n沟道MOS晶体管MN3的源极端子被耦合来接收时钟信号CKN。第二端子在晶体管MP1和MN3的共用漏极处。晶体管MP1和MN3的栅极被耦合到第一端子(Vdd)。

CMOS切换电路212p具有被耦合来接收正电源电压Vdd的第一端子以及在中间节点NB2处的第二端子。切换电路212p中的p沟道MOS晶体管MP2的源极端子被耦合到节点NA2，并且切换电路212p中的n沟道MOS晶体管MN4的源极端子被耦合来接收时钟信号CK。第二端子位于晶体管MP2和MN4的共用漏极处。晶体管MP2和MN4的栅极被耦合到第一端子(Vdd)。

具有自举电路的电路210p和212p形成基于自举的电平移位电路。

CMOS切换电路220p具有与节点NB1耦合的第一端子以及位于中间节点NC1处的第二端子。切换电路220p中的n沟道MOS晶体管MN5的源极端子被耦合到电源节点202，并且切换电路220p中的p沟道MOS晶体管MP3的源极端子被耦合到输出节点204。第二端子在晶体管MN5和MP3的共用漏极处。晶体管MN5和MP3的栅极端子被耦合到第一端子(NB1)。

CMOS切换电路222p具有与节点NB2耦合的第一端子以及在中间节点NC2处的第二端子。切换电路222p中的n沟道MOS晶体管MN6的源极端子被耦合到电源节点202，并且切换电路222p中的p沟道MOS晶体管MP4的源极端子被耦合到输出节点204。第二端子在晶体管MN6和MP4的共用漏极处。晶体管MN6和MP4的栅极端子被耦合到第一端子(NB2)。

电容器C1的一个端子被耦合到节点NC1，并且另一端子被耦合来接收时钟信号CK1N的逻辑反相，该逻辑反相由CMOS反相器电路216p生成，CMOS反相器电路216p由正电源电压Vdd供电并且接收时钟信号CK1N作为输入。电容器C2的一个端子被耦合到节点NC2，并且另一端子被耦合来接收时钟信号CK1的逻辑反相，该逻辑反相由CMOS反相器电路218p生成，CMOS反相器电路218p由正电源电压Vdd供电并且接收时钟信号CK1作为输入。

电路200p的负载207由负载电容器Cload示意性地表示，负载电容器Cload具有与输出节点204耦合的一个端子以及与接地节点耦合的第二端子以及在输出节点204与接地节点之间耦合的电流源Iload。

电源节点202被配置为接收正电源电压Vdd。输出节点204被配置为生成倍增的正输出电压Vpos，其中Vpos大约为2*Vdd。

图2B示出了针对图2A的电路200p的操作的时钟信号CK、CKN、CK1和CK1N以及节点NA1、NA2、NB1、NB2、NC1和NC2处的信号的波形。应注意，为了便于理解电路200p的操作，图2B波形中未示出信号传播延迟。将进一步注意，时钟信号的电压电平是理想化的，并且在实现时，电压将基本等于(例如，在1-20％内)，但不一定等于理想的Vdd和2*Vdd电压电平。

由晶体管MN1、MN2、自举电容器Cbs1、Cbs2和反相器206p、208p形成的电路是正自举电路，正自举电路响应于以电源Vdd和接地为基准的时钟信号CK、CKN来运行，以在节点NA1、NA2处生成以2*Vdd和Vdd为基准的时钟信号。当时钟信号CK为逻辑高(Vdd)时，反相器206p输出的时钟信号CK1N为逻辑低(Gnd)。晶体管MN1导通，这是因为节点NA2通过电容器Cbs2升高到2*Vdd电压电平(即，由于晶体管MN1的栅极电压在源极端子处超过Vdd多于Vth而导通)，并且自举电容器Cbs1被充电到Vdd电压电平。在时钟信号的下一相位，时钟信号CK为逻辑低，并且反相器206p输出的时钟信号CK1N为逻辑高。晶体管MN1关断，这是因为节点NA2处于Vdd电压电平(即，因为晶体管MN1的栅极电压等于源极电压Vdd并且因此不超过Vth而关断)，并且节点NA1处的电压借助电容器Cbs1上存储的自举电压Vdd而升高到2*Vdd电压电平。响应于时钟信号CKN和CK1的相位，发生类似的过程。

由CMOS切换电路210p和212p形成的电路装置作为电平移位级，将节点NA1、NA2处以2*Vdd和Vdd为基准的时钟信号移位，以在节点NB1、NB2处生成以2*Vdd和接地为基准的时钟信号。关于电路210p的操作考虑如下内容：当时钟信号CKN为逻辑低时，晶体管MN3被导通(即，因为晶体管MN3的栅极电压在源极端子处超过接地多于Vth)并且节点NB1被钳位到接地。晶体管MP1关断，这是因为节点NA1处于Vdd电平。在时钟信号的下一相位，时钟信号CKN为逻辑高，导致晶体管MN3关断(即，因为晶体管MN3的栅极电压等于源极电压Vdd，并且因此不超过Vth)。在同一相位，节点NA1处于2*Vdd电压电平(见上文讨论)，并且晶体管MP1导通(即，晶体管MP1的Vgs超过Vth)，将2*Vdd电压电平传递到节点NB1。响应于时钟信号CK的相位，对于电路212p发生类似的过程。

由电容器C1、C2和反相器216p、218p形成的电路装置响应于以电源Vdd和接地为基准的时钟信号CK1、CK1N运行，以在节点NC1、NC2处生成以2*Vdd和Vdd为基准的时钟信号。考虑与具有电容器C1和反相器216p的电路有关的以下操作：当时钟信号CK1N为逻辑高时，反相器216p的输出为逻辑低。同时，如下所述，晶体管MN5被导通并且电容器C1被充电至Vdd电压电平。在时钟信号的下一相位处，时钟信号CK1N为逻辑低，并且反相器216p的输出为逻辑高。节点NC1处的电压借助电容器C1升高至2*Vdd电压电平。响应于时钟信号CK1的相位，对于具有电容器C2和反相器218p的电路发生类似的过程。

由CMOS切换电路220p和222p形成的电路装置用作电荷转移驱动级，以将节点NC1、NC2处的2*Vdd电压选择性地传递到输出节点204来驱动电容和电流负载207。考虑与电路220p的操作有关的以下内容：当时钟信号CKN和CK1N均为逻辑高时，节点NB1处的电压为2*Vdd电压电平，并且晶体管MN5导通(即，晶体管MN5的Vgs超过Vth)，从而将电容器C1充电至Vdd电压电平。在时钟信号的下一相位处，当时钟信号CKN和CK1N二者为逻辑低时，节点NB1处的电压为接地电平，并且晶体管MP3导通(即，晶体管MP3的Vgs超过Vth)，以将节点NC1处的2*Vdd电压电平传递到输出节点204。响应于时钟信号CK和CK1的相位，电路222p发生类似的过程。

电路实现方式的一个优点是增加电荷转移开关晶体管的Vgs来降低导通电阻(Rds_on)。例如，与图1A的电荷泵电路相比，输出阻抗对应降低。

现在参考图3A，图3A示出了负电荷泵电路200n的电路图(也参见于2020年6月25日提交的美国专利申请号16/911,967的图2E，其通过引用并入本文)。电路200n包括负自举电路，负自举电路包括p沟道MOS晶体管MP1，其源极端子被耦合到电源节点202并且漏极端子被耦合到中间节点NA1；以及p沟道MOS晶体管MP2，其源极端子被耦合到电源节点202并且漏极端子被耦合到中间节点NA2。利用以下方式将晶体管MP1与MP2交叉耦合：在节点NA2处晶体管MP1的栅极端子耦合到晶体管MP2的漏极端子，并且在节点NA1处晶体管MP2的栅极端子耦合到晶体管MP1的漏极端子。。

自举电容器Cbs1的一个端子被耦合到节点NA1，并且另一端子被耦合来接收时钟信号CK的逻辑反相，该逻辑反相CK1N由CMOS反相器电路206n生成，CMOS反相器电路206n由正电源电压Vdd供电并且接收时钟信号CK作为输入。自举电容器Cbs2的一个端子被耦合到节点NA2，并且另一端子被耦合来接收时钟信号CKN的逻辑反相(它是时钟信号CK的逻辑反相)，该逻辑反相CK1由CMOS反相器电路208n生成，CMOS反相器电路208n由正电源电压Vdd供电并且接收时钟信号CKN作为输入。

CMOS切换电路210n具有被耦合来接收接地电压Gnd的第一端子以及在中间节点NB1处的第二端子。切换电路210n中的p沟道MOS晶体管MP3的源极端子被耦合来接收时钟信号CKN，并且切换电路210n中的n沟道MOS晶体管MN1的源极端子被耦合到节点NA1。第二端子位于晶体管MP3和MN1的共用漏极处。晶体管MP3和MN1的栅极被耦合到第一端子(Gnd)。

CMOS切换电路212n具有被耦合来接收接地电压Gnd的第一端子以及在中间节点NB2处的第二端子。切换电路212n中的p沟道MOS晶体管MP4的源极端子被耦合来接收时钟信号CK，并且切换电路212n中的n沟道MOS晶体管MN2的源极端子被耦合到NA2。第二端子位于晶体管MP4和MN2的共用漏极处。晶体管MP4和MN2的栅极端子被耦合到第一端子(Gnd)。

具有自举电路的电路210n和212n形成基于自举的电平移位电路。

CMOS切换电路220n具有与节点NB1耦合的第一端子和位于中间节点NC1处的第二端子。切换电路220n中的p沟道MOS晶体管MP5的源极端子被耦合到电源节点202，并且切换电路220n中的n沟道MOS晶体管MN3的源极端子被耦合到输出节点204。第二端子在晶体管MP5和MN3的共用漏极处。晶体管MP5和MN3的栅极被耦合到第一端子(NB1)。

CMOS切换电路222n具有与节点NB2耦合的第一端子和在中间节点NC2处的第二端子。切换电路222n中p沟道MOS晶体管MP6的源极端子被耦合到节点202，并且切换电路222n中的n沟道MOS晶体管MN4的源极端子被耦合到输出节点204。第二端子在晶体管MP6和MN4的共用漏极处。晶体管MP6和MN4的栅极被耦合到第一端子(NB2)。

电容器C1的一个端子被耦合到节点NC1，并且另一端子被耦合来接收时钟信号CK1N的逻辑反相，该逻辑反相由CMOS反相器电路216n生成，CMOS反相器电路216n由正电源电压Vdd供电并且接收时钟信号CK1N作为输入。电容器C2的一个端子被耦合到节点NC2，并且另一端子被耦合来接收时钟信号CK1的逻辑反相，该逻辑反相由CMOS反相器电路218n生成，CMOS反相器电路218n由正电源电压Vdd供电并且接收时钟信号CK1作为输入。

电路200n的负载207由负载电容器Cload示意性地表示，负载电容器Cload具有与输出节点204耦合的一个端子以及与接地节点耦合的第二端子以及在正电源电压Vdd与输出节点204之间耦合的电流源Iload。

电源节点202被配置为接收接地电压Vgnd。输出节点204被配置为生成倍增的负输出电压Vneg，其中Vneg大约为-Vdd。

图3B示出了针对图3A的电路200n的操作的时钟信号CK、CKN、CK1和CK1N以及节点NA1、NA2、NB1、NB2、NC1和NC2处的信号的波形。应注意，为了便于理解电路200n的操作，图3B波形中未示出信号传播延迟。将进一步注意到，时钟信号的电压电平是理想化的，并且在实现时，电压将基本上等于(例如，在1-20％内)但不一定等于Vdd和-Vdd电压电平。

由晶体管MP1、MP2、自举电容器Cbs1、Cbs2和反相器206n、208n形成的电路装置是负自举电路，负自举电路响应于以电源Vdd和接地为基准的时钟信号CK、CKN运行，以在节点NA1、NA2处生成以-Vdd和接地为基准的时钟信号。当时钟信号CKN为逻辑低(Gnd)时，反相器208n输出的时钟信号CK1将为逻辑高(Vdd)。晶体管MP2导通，这是因为节点NA1借助电容器Cbs1升高到-Vdd电压电平(即，由于晶体管MP2的栅极电压比源极端子处的接地电压低Vth以上而导通)并且自举电容器Cbs2在节点NA2处被充电到接地电压电平。在时钟信号的下一相位处，时钟信号CKN为逻辑高，并且反相器208n输出的时钟信号CK1为逻辑低。晶体管MP2关断，这是因为节点NA1处于接地电压电平(即，因为晶体管MP2的栅极电压等于源极电压接地并且因此不超过Vth而关断)并且节点NA2处的电压借助电容器Cbs2上存储的自举接地电压而升高到-Vdd电压电平。响应于时钟信号CK和CK1N的相位，发生类似的过程。

由CMOS切换电路210n和212n形成的电路装置用作电平移位级，以将节点NA1、NA2处以-Vdd和接地为基准的时钟信号移位，从而在节点NB1、NB2处生成以-Vdd和 Vdd为基准的时钟信号。考虑与电路212n的操作有关的以下内容：当时钟信号CK为逻辑高时，晶体管MP4导通(即，因为晶体管MP4的栅极电压比源极端低Vth以上而导通)，晶体管MN2关断(即，因为节点NA2接地)，并且节点NB2被钳位到Vdd。在时钟信号的下一相位中，时钟信号CK为逻辑低，导致晶体管MP4关断(即，因为晶体管MP4的栅极电压等于源极电压接地，并且因此不超过Vth)。在同一相位中，节点NA2处于-Vdd电压电平(参见上文讨论)，并且晶体管MN2导通(即，晶体管MN2的Vgs超过Vth)，从而将-Vdd电压电平传递到节点NB2。响应于时钟信号CKN的相位，对于电路210n发生类似的过程。

由电容器C1、C2和反相器216n、218n形成的电路响应于以电源Vdd和接地为基准的时钟信号CK1、CK1N运行，以在节点NC1、NC2处生成以-Vdd和接地为基准的时钟信号。考虑与具有电容器C2和反相器218n的电路有关的以下操作：当时钟信号CK1为逻辑低时，反相器218n的输出为逻辑高。同时，如下文将讨论的，晶体管MP6被导通并且电容器C2被放电至接地电压电平。在时钟信号的下一相位中，时钟信号CK1为逻辑高，并且反相器218n的输出为逻辑低。节点NC2处的电压借助电容器C2而升高至-Vdd电压电平。响应于时钟信号CK1N的相位，具有电容器C1和反相器216n的电路发生类似的过程。

由CMOS切换电路220n和222n形成的电路装置用作电荷转移驱动级，以将节点NC1、NC2处的-Vdd电压选择性地传递到输出节点204来驱动电容和电流负载207。考虑与电路222n的操作有关的以下内容：当时钟信号CK和CK1均为逻辑低时，节点NB2处的电压处于-Vdd电压电平，并且晶体管MP6导通(即，晶体管MP6的Vgs超过Vth)，从而将电容器C2放电至接地电压电平。在时钟信号的下一相位中，当时钟信号CK和CK1均为逻辑高时，节点NB2处的电压处于Vdd电平并且晶体管MN4导通(即，晶体管MN4的Vgs超过Vth)，从而将节点NC2处的-Vdd电压电平传递到节点204。响应于时钟信号CKN和CK1N的相位，电路220n发生类似的过程。

电路实现方式的一个优点是增加电荷转移开关晶体管的Vgs来降低导通电阻(Rds_on)。例如，与图1B的电荷泵电路相比，输出阻抗对应降低。

技术实现要素：

在一个实施例中，正电荷泵电路被配置为从输入电压生成输出电压，其中输出电压的正电压电平比输入电压的电压电平更正。正电荷泵电路包括：负自举电路，被配置为响应于第一时钟信号而生成控制信号，其中控制信号在接地电压与负电压之间切换；升压电路，被配置为响应于第二时钟信号而生成正升压电压；以及电荷转移晶体管，其漏极端子被耦合来接收所述正升压电压并且源极端子被耦合至输出节点，其中电荷转移晶体管的栅极端子被控制信号的负电压偏置而导通并且将正升压电压传递至输出节点并生成所述输出电压。

在一个实施例中，负电荷泵电路被配置为从输入电压生成输出电压，其中输出电压的负电压电平比输入电压的电压电平更负。负电荷泵电路包括：正自举电路，被配置为响应于第一时钟信号而生成控制信号，其中控制信号在第一正电压与第二正电压之间切换，其中第二正电压的电压电平比第一正电压的电压电平更正；升压电路，被配置为响应于第二时钟信号而生成负升压电压；以及电荷转移晶体管，其漏极端子被耦合来接收所述负升压电压并且源极端子被耦合至输出节点，其中电荷转移晶体管的栅极端子被控制信号的第二正电压偏置而导通并且将负升压电压传递至输出节点并且生成所述输出电压。

在一个实施例中，正电荷泵电路被配置为从输入电压生成输出电压，其中输出电压的正电压电平比输入电压的电压电平更正。正电荷泵电路包括：负自举电路，被配置为响应于第一时钟信号而生成第一控制信号，其中第一控制信号在接地电压与负电压之间切换；正自举电路，被配置为响应于所述第一时钟信号而生成第二控制信号，其中第二控制信号在第一正电压与第二正电压之间切换，其中第二正电压的电压电平比第一正电压的电压电平更正；升压电路，被配置为响应于第二时钟信号而在中间节点处生成正升压电压；第一电荷转移晶体管，其漏极端子被耦合至所述中间节点并且源极端子被耦合至输入电压，其中第一电荷转移晶体管的栅极端子被第二控制信号的第二正电压栅极偏置而导通从而支持升压电路；以及第二电荷转移晶体管，其漏极端子被耦合至所述中间节点并且源极端子被耦合至输出节点，其中第二电荷转移晶体管的栅极端子被第一控制信号的负电压栅极偏置而导通并且将正升压电压传递到输出节点并且生成所述输出电压。

在一个实施例中，负电荷泵电路被配置为从输入电压生成输出电压，其中输出电压的负电压电平比输入电压的电压电平更负。负电荷泵电路包括：负自举电路，被配置为响应于第一时钟信号而生成第一控制信号，其中第一控制信号在接地电压与负电压之间切换；正自举电路，被配置为响应于所述第一时钟信号而生成第二控制信号，其中第二控制信号在第一正电压与第二正电压之间切换，其中第二正电压的电压电平比第一正电压的电压电平更正；升压电路，被配置为响应于第二时钟信号而在中间节点处生成负升压电压；第一电荷转移晶体管，其漏极端子被耦合到所述中间节点，并且源极端子被耦合至输入电压，其中第一电荷转移晶体管的栅极端子被第一控制信号的负电压栅极偏置而导通从而支持升压电路；以及第二电荷转移晶体管，其漏极端子被耦合至所述中间节点并且源极端子被耦合至输出节点，其中第二电荷转移晶体管的栅极端子被第二控制信号的第二正电压栅极偏置而导通并且将负升压电压传递至输出节点并且生成所述输出电压。

附图说明

为了更好地理解实施例，现在将仅以示例的方式参考附图，其中：

图1A是正电荷泵电路的电路图；

图1B是负电荷泵电路的电路图；

图2A是正电荷泵电路的电路图；

图2B图示了图2A的电路的操作波形；

图3A是负电荷泵电路的电路图；

图3B图示了图3A的电路的操作波形；

图4A是正电荷泵电路的电路图；

图4B图示了图4A的电路的操作波形；

图4C示出了图4A的正电荷泵电路的更通用的电路配置；

图5A是负电荷泵电路的电路图；

图5B图示了图5A的电路的操作波形；

图5C示出了图5A的负电荷泵电路的更通用的电路配置；

图6A是正电荷泵电路的电路图；

图6B图示了图6A的电路的操作波形；

图6C示出了图6A的正电荷泵电路的更通用的电路配置；

图7A是负电荷泵电路的电路图；

图7B图示了图7A的电路的操作波形；以及

图7C示出了图7A的负电荷泵电路的更通用的电路配置。

具体实施方式

参考图4A，图4A示出了正电荷泵电路300p的电路图。电路300p包括：n沟道MOS晶体管MN1，其源极端子被耦合到电源节点302并且漏极端子被耦合到中间节点NC1；以及n沟道MOS晶体管MN2，其源极端子被耦合到电源节点302并且漏极端子被耦合到中间节点NC2。利用以下方式将晶体管MN1与MN2交叉耦合：在节点NC2处晶体管MN1的栅极端子耦合到晶体管MN2的漏极端子，并且在节点NC1处晶体管MN2的栅极端子耦合到晶体管MN1的漏极端子。电路300p还包括：p沟道MOS晶体管MP1，其源极端子被耦合到输出节点304并且漏极端子被耦合到节点NC1；以及p沟道MOS晶体管MP2，其源极端子被耦合到输出节点304并且漏极端子被耦合到中间节点NC2。晶体管MN1和MP1形成CMOS切换电路320p，并且晶体管MN2和MP2形成CMOS切换电路322p。

正电荷泵电路300p还包括负自举电路305n，负自举电路305n包括：p沟道MOS晶体管MP3，其源极端子被耦合到接地节点并且漏极端子被耦合到中间节点NA1；以及p沟道MOS晶体管MP4，其源极端子被耦合到接地节点并且漏极端子被耦合到中间节点NA2。利用以下方式将晶体管MP3与MP4交叉耦合：在节点NA2处晶体管MP3的栅极端子耦合到晶体管MP4的漏极端子，并且在节点NA1处晶体管MP4的栅极端子耦合到晶体管MP3的漏极端子。

自举电容器Cbs1的一个端子被耦合到节点NA1并且另一端子被耦合来接收时钟信号CK的逻辑反相，该逻辑反相CK1N由CMOS反相器电路306n生成，CMOS反相器电路306n由正电源电压Vdd供电并且接收时钟信号CK作为输入。自举电容器Cbs2的一个端子被耦合到节点NA2并且另一端子被耦合来接收时钟信号CKN的逻辑反相(这是时钟信号CK的逻辑反相)，该逻辑反相CK1由CMOS反相器电路308n生成，CMOS反相器电路308n由正电源电压Vdd供电并且接收时钟信号CKN作为输入。

CMOS切换电路310p的第一端子接收正电源电压Vdd，第二端子被耦合来接收接地电压Gnd并且第三端子位于中间节点NB1处。切换电路310p中的p沟道MOS晶体管MP5的源极端子被耦合到CMOS切换电路320p中的晶体管MN1的栅极端子(即，中间节点NC2)，并且切换电路310p中的n沟道MOS晶体管MN3的源极端子被耦合到负自举电路305n的中间节点NA1。第三端子在晶体管MP5和MN3的共用漏极处，共用漏极被连接到CMOS切换电路320p中的晶体管MP1的栅极端子。晶体管MP5的栅极被耦合到第一端子(Vdd)并且晶体管MN3的栅极被耦合到第二端子(Gnd)。

CMOS切换电路312p的第一端子接收正电源电压Vdd，第二端子被耦合来接收接地电压Gnd并且第三端子位于中间节点NB2处。切换电路312p中的p沟道MOS晶体管MP6的源极端子被耦合到CMOS切换电路322p中的晶体管MN2的栅极端子(即，中间节点NC1)，并且切换电路312p中的n沟道MOS晶体管MN4的源极端子被耦合到负自举电路305n的中间节点NA2。第三端子位于晶体管MP6和MN4的共用漏极处。晶体管MP6的栅极被耦合到第一端子(Vdd)并且晶体管MN4的栅极被耦合到第二端子(Gnd)。

具有自举电路305n的电路310p和312p形成基于自举的电平移位电路。

电容器C1的一个端子被耦合到节点NC1，并且另一端子被耦合来接收时钟信号CK1N的逻辑反相，该逻辑反相由CMOS反相器电路316p生成，CMOS反相器电路316p由正电源电压Vdd供电并接收时钟信号CK1N作为输入。电容器C2的一个端子被耦合到节点NC2并且另一端子被耦合来接收时钟信号CK1的逻辑反相，该逻辑反相由CMOS反相器电路318p生成，CMOS反相器电路318p由正电源电压Vdd供电并且接收时钟信号CK1作为输入。

电路300p的负载307由负载电容器Cload示意性地表示，负载电容器Cload具有与输出节点304耦合的一个端子以及与接地节点耦合的第二端子以及在输出节点304与接地节点之间耦合的电流源Iload。

电源节点302被配置为接收正电源电压Vdd。输出节点304利用该正电荷泵电路300而被配置为相应地生成倍增的正输出电压Vpos，其中Vpos约为2*Vdd。

图4B示出了针对图4A的电路300p的操作的时钟信号CK、CKN、CK1和CK1N以及节点NA1、NA2、NB1、NB2、NC1和NC2处的信号的波形。应注意，为了便于理解电路300p的操作，图4B波形中未示出信号传播延迟。将进一步注意到，时钟信号的电压电平是理想化的，并且在实现时，电压将基本上等于(例如，在1-20％内)但不一定等于理想的±Vdd和2*Vdd电压电平。

由晶体管MP3、MP4、自举电容器Cbs1、Cbs2和反相器306n、308n形成的电路装置是负自举电路，负自举电路响应于以电源Vdd和接地为基准的时钟信号CK、CKN运行，以在节点NA1、NA2处生成以-Vdd和接地为基准的时钟信号。当时钟信号CKN为逻辑低(Gnd)时，由反相器308n输出的时钟信号CK1将为逻辑高(Vdd)。晶体管MP4导通，这是因为节点NA1借助电容器Cbs1升高到-Vdd电压电平(即，因为晶体管MP4的栅极电压比源极端子的接地电压低Vth以上而导通)并且自举电容器Cbs2在节点NA2处被充电到接地电压电平。在时钟信号的下一相位中，时钟信号CKN为逻辑高并且反相器308n输出的时钟信号CK1为逻辑低。晶体管M4关断，这是因为节点NA1处于接地电压电平(即，因为晶体管MP4的栅极电压等于源极电压接地并且因此不超过Vth而关断)并且节点NA2处的电压借助电容器Cbs2上存储的自举接地电压而升高到-Vdd电压电平。响应于时钟信号CK和CK1N的相位，发生类似的过程。

由电容器C1、C2和反相器316p、318p形成的电路装置响应于以电源Vdd和接地为基准的时钟信号CK1、CK1N运行，以在节点NC1、NC2处生成以2*Vdd和Vdd为基准的时钟信号。考虑与具有电容器C1和反相器316p的电路有关的以下操作：当时钟信号CK1N为逻辑高时，反相器316p的输出为逻辑低。同时，如下所述，晶体管MN1导通并且电容器C1被充电至Vdd电压电平。在时钟信号的下一相位中，时钟信号CK1N为逻辑低，并且反相器316p的输出为逻辑高。节点NC1处的电压借助电容器C1升高至2*Vdd电压电平。响应于时钟信号CK1的相位，对于具有电容器C2和反相器318p的电路发生类似的过程。

由CMOS切换电路310p和312p形成的电路装置作为电平移位级，将节点NA1、NA2处以-Vdd和接地为基准的时钟信号移位，以在节点NB1、NB2处生成以-Vdd和 2*Vdd为基准的时钟信号。考虑与电路312p的操作有关的以下内容：当节点NA2接地时，晶体管MN4关断(即，因为晶体管MN4的栅极电压等于源极电压接地并且因此不超过Vth)。同时，节点NC1处的电压已通过反相器316p和电容器C1响应于时钟CK1n的操作而升高到电压电平2*Vdd。在这种情况下，晶体管MP6导通(即，因为晶体管MP6的栅极电压比源极端子低Vth以上)并且节点NB2处的电压被驱动到2*Vdd。相反，当节点NA2处于-Vdd时，晶体管MN4导通(即，因为晶体管MN4的栅极电压比源极端子低Vth以上)并且节点NB2处的电压被驱动至-Vdd。关于电路210p发生类似的过程。

由CMOS切换电路320p和322p形成的电路装置用作电荷转移驱动级，以将节点NC1、NC2处的2*Vdd电压选择性地传递到输出节点304来驱动电容和电流负载307。考虑与电路322p的操作有关的以下内容：当由于晶体管MN2导通，节点NC2处的电压为Vdd时，节点NB2处的电压为2*Vdd。在这种情况下，晶体管MP2关断(即，因为晶体管MP2的栅极电压大于源极电压并且因此不超过Vth)。当节点NC2处的电压升高至2*Vdd时，节点NB2处的电压为-Vdd，并且晶体管MP2导通(即，晶体管MP2的Vgs超过Vth)，从而将节点NC2处的2*Vdd电压电平传递到输出节点304。响应于相反的相位，对于电路320p发生类似的过程。

电路实现方式的一个优点是当栅极由-Vdd驱动时，特别是结合晶体管MP1和MP2的操作时，增加了有关的电荷转移开关晶体管的Vgs，以降低导通电阻(Rds_on)。

图4C中示出了图4A的正电荷泵电路300p的更通用的电路配置。电路300p被配置为增加电荷转移晶体管(开关)MP1和MP2的栅极-源极电压(Vgs)来降低它们的“导通”电阻。负电压自举电路305n在节点NA1和NA2处生成负电压(-Vdd)。该电压响应于时钟电路生成的时钟信号而被选择性地切换来用于施加到晶体管MP1和MP2的栅极端子，从而提供升压。在切换电路310p和312p的控制下，针对晶体管MP1和MP2的栅极驱动信号响应于时钟信号而在-Vdd与2*Vdd之间交替。2*Vdd的升压电压在节点NC1和NC2处生成并且在晶体管MP1和MP2的栅极端子被-Vdd电压栅极偏置时，由晶体管MP1和MP2通过。晶体管MP1和MP2在电荷转移相位期间的有效Vgs相应地为3*Vdd，这导致显著降低的开关电阻。

参考图5A，图5A示出了负电荷泵电路300n的电路图。电路300n包括：p沟道MOS晶体管MP1，其源极端子被耦合到电源节点302并且漏极端子被耦合到中间节点NC1；以及p沟道MOS晶体管MN2，其源极端子被耦合到电源节点302并且漏极端子被耦合到中间节点NC2。利用以下方式将晶体管MP1与MP2交叉耦合：在节点NC2处晶体管MP1的栅极端子耦合到晶体管MP2的漏极端子，并且在节点NC1处晶体管MP2的栅极端子耦合到晶体管MP1的漏极端子。电路300n还包括：n沟道MOS晶体管MN1，其源极端子被耦合到输出节点304并且漏极端子被耦合到节点NC1；以及n沟道MOS晶体管MN2，其源极端子被耦合到输出节点304并且漏极端子被耦合到中间节点NC2。晶体管MP1和MN1形成CMOS切换电路320n，并且晶体管MP2和MN2形成CMOS切换电路322n。

负电荷泵电路300n还包括正自举电路305p，正自举电路305p包括：n沟道MOS晶体管MN3，其源极端子被耦合到电源电压节点Vdd并且漏极端子被耦合到中间节点NA1；以及n沟道MOS晶体管MN4，其源极端子被耦合到电源电压节点Vdd并且漏极端子被耦合到中间节点NA2。利用以下方式将晶体管MN3与MN4交叉耦合：在节点NA2处晶体管MN3的栅极端子耦合到晶体管MN4的漏极端子，并且在节点NA1处晶体管MN4的栅极端子耦合到晶体管MN3的漏极端子。

自举电容器Cbs1的一个端子被耦合到节点NA1，并且另一端子被耦合来接收时钟信号CK的逻辑反相，该逻辑反相CK1N由CMOS反相器电路306p生成，CMOS反相器电路306p由正电源电压Vdd供电并且接收时钟信号CK作为输入。自举电容器Cbs2的一个端子被耦合到节点NA2并且另一端子被耦合来接收时钟信号CKN的逻辑反相(这是时钟信号CK的逻辑反相)，该逻辑反相CK1由CMOS反相器电路308p生成，CMOS反相器电路308p由正电源电压Vdd供电并且接收时钟信号CKN作为输入。

CMOS切换电路310n具有被耦合来接收接地电压Gnd的第一端子、被耦合来接收电源电压Vdd的第二端子以及在中间节点NB1处的第三端子。切换电路310n中的n沟道MOS晶体管MN5的源极端子被耦合到CMOS切换电路320n中的晶体管MP1的栅极端子(即，中间节点NC2)并且切换电路310n中的p沟道MOS晶体管MP3的源极端子被耦合到正自举电路305p的中间节点NA1。第三端子在晶体管MN5和MP3的共用漏极处，共用漏极被连接到CMOS切换电路320n中的晶体管MN1的栅极端子。晶体管MN5的栅极被耦合到第一端子(Gnd)，而晶体管MP3的栅极被耦合到第二端子(Vdd)。

CMOS切换电路312n具有被耦合来接收接地电压Gnd的第一端子、被耦合来接收电源电压Vdd的第二端子以及在中间节点NB2处的第三端子。切换电路312n中的n沟道MOS晶体管MN6的源极端子被耦合到CMOS切换电路322n中的晶体管MP2的栅极端子(即，中间节点NC1)并且切换电路312n中的p沟道MOS晶体管MP4中的源极端子被耦合到正自举电路305p的中间节点NA2。第三端子位于晶体管MN6和MP4的共用漏极处。晶体管MN6的栅极被耦合到第一端子(Gnd)，而晶体管MP4的栅极被耦合到第二端子(Vdd)。

具有自举电路305p的电路310n和312n形成基于自举的电平移位电路。

电容器C1的一个端子被耦合到节点NC1，并且另一端子被耦合来接收时钟信号CK1N的逻辑反相，该逻辑反相由CMOS反相器电路316n生成，CMOS反相器电路316n由正电源电压Vdd供电并且接收时钟信号CK1N作为输入。电容器C2的一个端子被耦合到节点NC2并且另一端子被耦合来接收时钟信号CK1的逻辑反相，该逻辑反相由CMOS反相器电路318n生成，CMOS反相器电路318n由正电源电压Vdd供电并且接收时钟信号CK1作为输入。

电路300n的负载307由负载电容器Cload示意性地表示，负载电容器Cload具有与输出节点304耦合的一个端子以及与接地节点耦合的第二端子以及在输出节点304和电源电压Vdd之间耦合的电流源Iload。

电源节点302被配置为接收接地电压Vgnd。输出节点304利用该负电荷泵电路300配置来相应地生成倍增的负输出电压Vneg，其中Vneg近似为-Vdd。

图5B示出了针对图5A的电路300n的操作的时钟信号CK、CKN、CK1和CK1N以及节点NA1、NA2、NB1、NB2、NC1和NC2处的信号的波形。应注意，为了便于理解电路300n的操作，图5B波形中未示出信号传播延迟。将进一步注意到，时钟信号的电压电平是理想化的，并且在实现时，电压将基本上等于(例如，在1-20％内)但不一定等于理想的±Vdd和2*Vdd电压电平。

由晶体管MN3、MN4、自举电容器Cbs1、Cbs2和反相器306p、308p形成的电路装置是正自举电路，正自举电路响应于以电源Vdd和接地为基准的时钟信号CK、CKN运行，以在节点NA1、NA2处生成以2*Vdd和Vdd为基准的时钟信号。当时钟信号CK为逻辑高(Vdd)时，反相器306p输出的时钟信号CK1N将为逻辑低(Gnd)。晶体管MN3导通，这是因为节点NA2借助电容器Cbs2升高到2*Vdd电压电平(即，因为晶体管MN3的栅极电压在源极端子处超过Vdd多于Vth而导通)并且自举电容器Cbs1被充电到Vdd电压电平。在时钟信号的下一相位中，时钟信号CK为逻辑低并且反相器306p输出的时钟信号CK1N为逻辑高。晶体管MN3关断，这是因为节点NA2处于Vdd电压电平(即，因为晶体管MN1的栅极电压等于源极电压Vdd并且因此不超过Vth而关断)，并且节点NA1处的电压借助电容器Cbs1上存储的自举电压Vdd而升高到2*Vdd电压电平。响应于时钟信号CKN和CK1的相位，发生类似的过程。

由电容器C1、C2和反相器316n、318n形成的电路装置响应于以电源Vdd和接地为基准的时钟信号CK1、CK1N运行，以在节点NC1、NC2处生成以-Vdd和接地为基准的时钟信号。考虑与具有电容器C2和反相器318n的电路有关的以下操作：当时钟信号CK1为逻辑低时，反相器318n的输出为逻辑高。同时，如下所述，晶体管MP2导通并且电容器C2被放电至接地电压电平。在时钟信号的下一相位中，时钟信号CK1为逻辑高并且反相器318n的输出为逻辑低。节点NC2处的电压借助电容器C2升高至-Vdd电压电平。响应于时钟信号CK1N的相位，具有电容器C1和反相器316n的电路发生类似的过程。

由CMOS切换电路310n和312n形成的电路装置用作电平移位级，将节点NA1、NA2处以Vdd和 2*Vdd为基准的时钟信号移位，从而在节点NB1、NB2处生成以-Vdd和 2*Vdd为基准的时钟信号。考虑与电路312n的操作有关的以下内容：当节点NA2处于Vdd时，晶体管MP4被关断(即，因为晶体管MP4的栅极电压等于源极电压并且因此不超过Vth)。同时，节点NC1处的电压已通过反相器316n和电容器C1响应于时钟CK1N的操作而升高到电压电平-Vdd。在这种情况下，晶体管MN6导通(即，因为晶体管MP6的栅极电压比源极端子低Vth以上)并且节点NB2处的电压被驱动到-Vdd。相反，当节点NA2处于2*Vdd时，晶体管MP4导通(即，因为晶体管MP4的栅极电压比源极端子低Vth以上)并且节点NB2处的电压被驱动到2*Vdd。对于电路310n发生类似的过程。

由CMOS切换电路320n和322n形成的电路装置用作电荷转移驱动级，以将节点NC1、NC2处的-Vdd电压选择性地传递到输出节点304来驱动电容和电流负载307。考虑以下关于电路322n的操作：当节点NC2处的电压由于晶体管MP2导通而处于接地Gnd时，节点NB2处的电压处于-Vdd。在这种情况下，晶体管MN2关断(即，因为晶体管MN2的栅极电压不超过Vth)。当节点NC2的电压升高至-Vdd时，节点NB2处的电压为2*Vdd，并且晶体管MN2导通(即，晶体管MN2的Vgs超过Vth)，以将节点NC2处的-Vdd电压电平传递到输出节点304。响应于相反的相位，对于电路320n发生类似的过程。

电路实现方式的一个优点是当栅极由 2*Vdd驱动时，特别是结合晶体管MN1和MN2的操作，增加了电荷转移开关晶体管的Vgs，以降低导通电阻(Rds_on)。

图5C中示出了图5A的负电荷泵电路300n的更通用的电路配置。电路300n被配置为增加电荷转移晶体管(开关)MN1和MN2的栅源电压(Vgs)来降低它们的“导通”电阻。正电压自举电路305p在节点NA1和NA2处生成正电压(2*Vdd)。该电压响应于时钟电路生成的时钟信号而被选择性地切换，以施加到晶体管MN1和MN2的栅极端子来提供升压。针对晶体管MN1和MN2的栅极驱动信号在切换电路310n和312n的控制下在-Vdd与2*Vdd之间交替。-Vdd的升压电压在节点NC1和NC2处生成，并且在晶体管MN1和MN2的栅极端子被2*Vdd电压栅极偏置时，通过晶体管MN1和MN2。晶体管MN1和MN2在电荷转移相位期间的有效Vgs相应地为3*Vdd，这导致显著降低的开关电阻。

参考图6A，图6A示出了正电荷泵电路400p的电路图。电路400p包括：n沟道MOS晶体管MN1，其源极端子被耦合到电源节点402并且漏极端子被耦合到中间节点NC1；以及n沟道MOS晶体管MN2，其源极端子被耦合到电源节点402并且漏极端子被耦合到中间节点NC2。电路400p还包括：p沟道MOS晶体管MP1，其源极端子被耦合到输出节点404并且漏极端子被耦合到节点NC1；以及p沟道MOS晶体管MP2，其源极端子被耦合到输出节点404并且漏极端子被耦合到中间节点NC2。晶体管MN1与MP1的栅极被耦合到节点ND1，并且晶体管MN2与MP2的栅极被耦合到节点ND2。晶体管MN1和MP1形成CMOS切换电路420p，并且晶体管MN2和MP2形成CMOS切换电路422p。

正电荷泵电路400p还包括正自举电路405p，正自举电路405p包括：n沟道MOS晶体管MN3，其源极端子被耦合到电源电压节点Vdd并且漏极端子被耦合到中间节点NA1；以及n沟道MOS晶体管MN4，其源极端子被耦合到电源电压节点Vdd并且漏极端子被耦合到中间节点NA2。利用以下方式将晶体管MN3与MN4交叉耦合：在节点NA2处晶体管MN3的栅极端子耦合到晶体管MN4的漏极端子，并且在节点NA1处晶体管MN4的栅极端子耦合到晶体管MN3的漏极端子。

自举电容器Cbs1的一个端子被耦合到节点NA1，并且另一端子被耦合来接收时钟信号CK的逻辑反相，该逻辑反相CK1N由CMOS反相器电路406生成，CMOS反相器电路406由正电源电压Vdd供电并且接收时钟信号CK作为输入。自举电容器Cbs2的一个端子被耦合到节点NA2并且另一端子被耦合来接收时钟信号CKN的逻辑反相(它是时钟信号CK的逻辑反相)，该逻辑反相CK1由CMOS反相器电路408生成，CMOS反相器电路408由正电源电压Vdd供电并接收时钟信号CKN作为输入。

正电荷泵电路400p还包括负自举电路405n，负自举电路405n包括：p沟道MOS晶体管MP3，其源极端子被耦合到接地节点并且漏极端子被耦合到中间节点NB1；以及p沟道MOS晶体管MP4，其源极端子被耦合到接地节点并且漏极端子被耦合到中间节点NB2。利用以下方式将晶体管MP3与MP4交叉耦合：在节点NB2处晶体管MP3的栅极端子耦合到晶体管MP4的漏极端子，并且在节点NB1处晶体管MP4的栅极端子耦合到晶体管MP3的漏极端子。

自举电容器Cbs3的一个端子被耦合到节点NB1并且另一端子被耦合来接收由CMOS反相器电路406生成的时钟信号CK的逻辑反相。自举电容器Cbs4的一个端子被耦合到节点NB2并且另一端子被耦合来接收由CMOS反相电路408生成的时钟信号CKN的逻辑反相。

CMOS切换电路410p的第一端子被耦合来接收正电源电压Vdd，第二端子被耦合来接收接地电压Gnd并且第三端子位于中间节点ND1处。切换电路410p中的p沟道MOS晶体管MP5的源极端子在正自举电路405p的输出处被耦合到节点NA1，并且切换电路410p中的n沟道MOS晶体管MN5的源极端子在负自举电路405n的输出处被耦合到中间节点NB1。第三端子在晶体管MP5和MN5的共用漏极处，共用漏极被连接到CMOS切换电路420p中的晶体管MP1和MN1的栅极端子。晶体管MP5的栅极被耦合至第一端子(Vdd)，而晶体管MN5的栅极被耦合至第二端子(Gnd)。

CMOS切换电路412p的第一端子被耦合以接收正电源电压Vdd，第二端子被耦合以接收接地电压Gnd，并且第三端子位于中间节点ND2处。切换电路412p中的p沟道MOS晶体管MP6的源极端子在正自举电路405p的输出处被耦合到节点NA2，并且切换电路412p中的n沟道MOS晶体管MN6的源极端子在负自举电路405n的输出处被耦合到中间节点NB2。第三端子在晶体管MP6和MN6的共用漏极处，共用漏极被连接到CMOS切换电路422p中的晶体管MP2和MN2的栅极端子。晶体管MP6的栅极被耦合到第一端子(Vdd)，而晶体管MN6的栅极被耦合到第二端子(Gnd)。

具有自举电路405p和405n的电路410p和412p形成基于自举的电平移位电路。

电容器C1的一个端子被耦合到节点NC1并且另一端子被耦合来接收时钟信号CK1N的逻辑反相，该逻辑反相由CMOS反相器电路416p生成，CMOS反相器电路416p由正电源电压Vdd供电并且接收时钟信号CK1N作为输入。电容器C2的一个端子被耦合到节点NC2并且另一端子被耦合来接收时钟信号CK1的逻辑反相，该逻辑反相由CMOS反相器电路418p生成，CMOS反相器电路418p由正电源电压Vdd供电并接收时钟信号CK1作为输入。

电路400p的负载407由负载电容器Cload示意性地表示，负载电容器Cload具有与输出节点404耦合的一个端子以及与接地节点耦合的第二端子以及在输出节点404与接地节点之间耦合的电流源Iload。

电源节点402被配置为接收正电源电压Vdd。输出节点404利用该正电荷泵电路400p来配置，以相应地生成倍增的正输出电压Vpos，其中Vpos约为2*Vdd。

图6B示出了针对图6A的电路400p的操作的时钟信号CK、CKN、CK1和CK1N以及节点NA1、NA2、NB1、NB2、ND1、ND2、NC1和NC2处的信号的波形。应注意，为了便于理解电路400p的操作，图6B波形中未示出信号传播延迟。将进一步注意到，时钟信号的电压电平是理想化的，并且在实现时，电压将基本上等于(例如，在1-20％内)但不一定等于理想的±Vdd和2*Vdd电压电平。

由电路410p和412p与自举电路405p和405n形成的基于自举的电平移位电路装置操作为在节点ND1和ND2处生成在-Vdd电压电平与 2*Vdd电压电平之间切换的相应时钟信号。具体地，正自举电路405p操作为在节点NA1与NA2处(以本文别处详细描述的方式)生成在Vdd电压电平与2*Vdd电压电平之间切换的时钟信号。电路410p和412p的晶体管MP5和MP6分别响应于2*Vdd电压电平而导通并且将该电压传递到节点ND1和ND2。负自举电路405n操作为在节点NB1和NB2处(以本文别处详细描述的方式)生成在-Vdd电压电平与接地电压电平之间切换的时钟信号。电路410p和412p的晶体管MN5和MN6分别响应于-Vdd电压电平而导通并且将该电压传递到节点ND1和ND2。

由电容器C1、C2和反相器416p、418p形成的电路装置响应于以电源Vdd和接地为基准的时钟信号CK1、CK1N运行，以在节点NC1、NC2处生成以2*Vdd和Vdd为基准的时钟信号。考虑与具有电容器C1和反相器416p的电路有关的以下操作：当时钟信号CK1N为逻辑高时，反相器416p的输出为逻辑低。同时，晶体管MN1被节点ND1处的2*Vdd电压电平导通，并且电容器C1被充电至Vdd电压电平。在时钟信号的下一相位中，时钟信号CK1N为逻辑低，并且反相器416p的输出为逻辑高。节点NC1处的电压借助电容器C1升压至2*Vdd电压电平。响应于时钟信号CK1的相位，对于具有电容器C2和反相器318p的电路发生类似的过程。

当节点NC1和NC2处的电压分别处于升高的2*Vdd电压电平时，电荷转移晶体管MP1和MP2响应于节点ND1和ND2处的-Vdd电压电平，从而将该电压传递到输出节点404。

电路实现方式的一个优点是当栅极由-Vdd驱动时，特别是结合晶体管MP1和MP2的操作，增加了电荷转移开关晶体管的Vgs，从而降低导通电阻(Rds_on)。

图6C中示出了针对图6A的正电荷泵电路400p的更通用的电路配置。电路400p被配置为增加电荷转移晶体管(开关)MP1和MP2的栅源电压(Vgs)来降低它们的“导通”电阻。负电压自举电路405n在节点NB1和NB2处生成负电压(-Vdd)并且正电压自举电路405p在节点NA1和NA2处生成正电压(2*Vdd)。这些电压响应于由时钟电路生成的时钟信号而被选择性地切换，从而施加到晶体管MN1、MN2、MP1和MP2的共用栅极端子。具体地，-Vdd电压为晶体管MP1和MP2提供升压。在切换电路410p和412p的控制下，晶体管MP1和MP2的栅极驱动信号响应于时钟信号而在-Vdd与2*Vdd之间交替。2*Vdd的升压电压在节点NC1和NC2处生成，并且在晶体管MP1和MP2的栅极端子被-Vdd电压栅极偏置时，由晶体管MP1和MP2通过。晶体管MP1和MP2在电荷转移相位期间的有效Vgs相应地为3*Vdd，这导致显著降低的开关电阻。

参考图7A，图7A示出了负电荷泵电路400n的电路图。电路400n包括：p沟道MOS晶体管MP1，其源极端子被耦合到电源节点402并且漏极端子被耦合到中间节点NC1；以及p沟道MOS晶体管MP2，其源极端子被耦合到电源节点402并且漏极端子被耦合到中间节点NC2。电路400n还包括：n沟道MOS晶体管MN1，其源极端子被耦合到输出节点404并且漏极端子被耦合到节点NC1；以及n沟道MOS晶体管MN2，其源极端子被耦合到输出节点404并且漏极端子被耦合到中间节点NC2。晶体管MN1与MP1的栅极被耦合到节点ND1，并且晶体管MN2与MP2的栅极被耦合到节点ND2。晶体管MN1和MP1形成CMOS切换电路420n，并且晶体管MN2和MP2形成CMOS切换电路422n。

负电荷泵电路400n还包括正自举电路405p，正自举电路405p包括：n沟道MOS晶体管MN3，其源极端子被耦合到电源电压节点Vdd并且漏极端子被耦合到中间节点NA1；以及n沟道MOS晶体管MN4，其源极端子被耦合到电源电压节点Vdd并且漏极端子被耦合到中间节点NA2。晶体管MN3和MN4在节点NA2处与耦合到晶体管MN4的漏极端子的晶体管MN3的栅极端子交叉耦合并且在节点NA1处与耦合到晶体管MN3的漏极端子的晶体管MN4的栅极端子交叉耦合。

自举电容器Cbs1的一个端子被耦合到节点NA1，并且另一端子被耦合来接收时钟信号CK的逻辑反相，该逻辑反相CK1N由CMOS反相器电路406生成，CMOS反相器电路406由正电源电压Vdd供电并接收时钟信号CK作为输入。自举电容器Cbs2的一个端子被耦合到节点NA2并且另一端子被耦合来接收时钟信号CKN的逻辑反相(它是时钟信号CK的逻辑反相)，该逻辑反相CK1由CMOS反相器电路408生成，CMOS反相器电路408由正电源电压Vdd供电并接收时钟信号CKN作为输入。

负电荷泵电路400n还包括负自举电路405n，负自举电路405n包括：p沟道MOS晶体管MP3，其源极端子被耦合到接地节点并且漏极端子被耦合到中间节点NB1；以及p沟道MOS晶体管MP4，其源极端子被耦合到接地节点并且漏极端子被耦合到中间节点NB2。利用以下方式将晶体管MP3与MP4交叉耦合：在节点NB2处晶体管MP3的栅极端子耦合到晶体管MP4的漏极端子，并且在节点NB1处晶体管MP4的栅极端子耦合到晶体管MP3的漏极端子。

自举电容器Cbs3的一个端子被耦合到节点NB1并且另一端子被耦合来接收由CMOS反相器电路406生成的时钟信号CK的逻辑反相。自举电容器Cbs4的一个端子被耦合到节点NB2并且另一端子被耦合来接收由CMOS反相电路408生成的时钟信号CKN的逻辑反相。

CMOS切换电路410n的第一端子被耦合来接收正电源电压Vdd、第二端子被耦合来接收接地电压Gnd并且第三端子位于中间节点ND1处。切换电路410p中的p沟道MOS晶体管MP5的源极端子在正自举电路405p的输出处被耦合到节点NA1，并且切换电路410p中的n沟道MOS晶体管MN5的源极端子在负自举电路405n的输出处被耦合到中间节点NB1。第三端子在晶体管MP5和MN5的共用漏极处，共用漏极被连接到CMOS切换电路420n中的晶体管MP1和MN1的栅极端子。晶体管MP5的栅极被耦合到第一端子(Vdd)，而晶体管MN5的栅极被耦合到第二端子(Gnd)。

CMOS切换电路412n的第一端子被耦合来接收正电源电压Vdd，第二端子被耦合来接收接地电压Gnd并且第三端子位于中间节点ND2处。切换电路412n中的p沟道MOS晶体管MP6的源极端子在正自举电路405p的输出处被耦合到节点NA2，并且切换电路412p中的n沟道MOS晶体管MN6的源极端子在负自举电路405n的输出处被耦合到中间节点NB2。第三端子在晶体管MP6和MN6的共用漏极处，共用漏极被连接到CMOS切换电路422n中的晶体管MP2和MN2的栅极端子。晶体管MP6的栅极被耦合到第一端子(Vdd)，而晶体管MN6的栅极被耦合到第二端子(Gnd)。

具有自举电路405p和405n的电路410n和412n形成基于自举的电平移位电路。

电容器C1的一个端子被耦合到节点NC1，并且另一端子被耦合来接收时钟信号CK1N的逻辑反相，该逻辑反相由CMOS反相器电路416n生成，CMOS反相器电路416n由正电源电压Vdd供电并接收时钟信号CK1N作为输入。电容器C2的一个端子被耦合到节点NC2并且另一端子被耦合来接收时钟信号CK1的逻辑反相，该逻辑反相由CMOS反相器电路418n生成，CMOS反相器电路418n由正电源电压Vdd供电并接收时钟信号CK1作为输入。

电路400n的负载407由负载电容器Cload示意性地表示，负载电容器Cload具有与输出节点404耦合的一个端子以及与接地节点耦合的第二端子以及在输出节点404和电源节点Vdd之间耦合的电流源Iload。

电源节点402被配置为接收接地电压Vgnd。输出节点404利用该负电荷泵电路400n来配置，以相应地生成倍增的负输出电压Vneg，其中Vneg近似为-Vdd。

图7B示出了针对图7A的电路400n的操作的时钟信号CK、CKN、CK1和CK1N以及节点NA1、NA2、NB1、NB2、ND1、ND2、NC1和NC2处的信号的波形。应注意，为了便于理解电路400n的操作，图7B波形中未示出信号传播延迟。将进一步注意到，时钟信号的电压电平是理想化的，并且在实现时，电压将基本上等于(例如，在1-20％内)但不一定等于理想的±Vdd和2*Vdd电压电平。

由电路410n和412n与自举电路405p和405n形成的基于自举的电平移位电路装置操作为在节点ND1和ND2处生成在-Vdd电压电平和 2*Vdd电压电平之间切换的相应时钟信号。具体地，正自举电路405p操作为在节点NA1和NA2处(以本文别处详细描述的方式)生成在Vdd电压电平与2*Vdd电压电平之间切换的时钟信号。电路410n和412n的晶体管MP5和MP6分别响应于2*Vdd电压电平而导通并且将该电压传递到节点ND1和ND2。负自举电路405n操作为在节点NB1和NB2处(以本文别处详细描述的方式)生成在-Vdd电压电平与接地电压电平之间切换的时钟信号。电路410n和412n的晶体管MN5和MN6分别响应于-Vdd电压电平而导通并将该电压传递到节点ND1和ND2。

由电容器C1、C2和反相器416n、418n形成的电路装置响应于以电源Vdd和接地为基准的时钟信号CK1、CK1N运行，以在节点NC1、NC2处生成以-Vdd和接地为基准的时钟信号。考虑与具有电容器C1和反相器416n的电路有关的以下操作：当时钟信号CK1N为逻辑低时，反相器416n的输出为逻辑高。同时，晶体管MP1被节点ND1处的-Vdd电压电平导通并且电容器C1被充电到接地电压电平。在时钟信号的下一相位中，时钟信号CK1N为逻辑高，并且反相器416n的输出为逻辑低。节点NC1处的电压借助电容器C1升高至-Vdd电压电平。响应于时钟信号CK1的相位，对于具有电容器C2和反相器418n的电路发生类似的过程。

当节点NC1和NC2处的电压分别处于升高的-Vdd电压电平时，电荷转移晶体管MN1和MN2响应节点ND1和ND2处的 2*Vdd电压电平，以将该电压传递到输出节点404。

电路实现方式的一个优点是当栅极由2*Vdd驱动时，特别是结合晶体管MN1和MN2的操作，增加了电荷转移开关晶体管的Vgs，以降低导通电阻(Rds_on)。

图7C中示出了针对图7A的负电荷泵电路400n的更通用的电路配置。电路400n被配置为增加电荷转移晶体管(开关)MN1和MN2的栅源电压(Vgs)来降低它们的“导通”电阻。负电压自举电路405n在节点NB1和NB2处生成负电压(-Vdd)并且正电压自举电路405p在节点NA1和NA2处生成正电压(2*Vdd)。这些电压响应于时钟电路生成的时钟信号而被选择性地切换，以施加到晶体管MN1、MN2、MP1和MP2的共用栅极端子。具体地，2*Vdd电压为晶体管MN1和MN2提供升压。在切换电路410n和412n的控制下，晶体管MN1和MN2的栅极驱动信号响应于时钟信号而在-Vdd与2*Vdd之间交替。当晶体管MN1和MN2的栅极端子被2*Vdd电压栅极偏置时，在节点NC1和NC2处生成的-Vdd的升压电压由晶体管MN1和MN2传递。晶体管MN1和MN2在电荷转移相位期间的有效Vgs相应地为3*Vdd，这导致显著降低的开关电阻。

前面的描述已通过示例性和非限制性示例的方式提供了对本发明示例性实施例的完整和翔实的描述。然而，当结合附图和所附权利要求阅读时，鉴于上述描述，相关领域的技术人员可以清楚地了解各种修改和变化。然而，本发明教导的所有此类和类似修改仍将落入如所附权利要求所限定的本发明范围内。