半导体结构的制作方法

1.本发明实施例内容涉及一种半导体结构及其制造方法，特别涉及一种具有腔体的半导体结构及其制造方法，此腔体可以将通道构件与连接到块体基底的基座部分相隔开来，以减少漏电流。


背景技术：

2.半导体集成电路(ics)工业经历了指数级的成长。集成电路材料和设计方面的技术进步已经产生了许多代的集成电路，其中每一代都比前一代具有更小、更复杂的电路。在集成电路发展过程中，通常增加了功能密度(即，每个芯片区域的互连装置的数量)，而缩减了几何尺寸(即，在工艺中可以产生的最小部件(或线))。此种按比例缩减尺寸的工艺通常可提高生产效率和降低相关成本而提供好处。此种按比例缩小也增加了处理和制造集成电路的复杂性。
3.例如，随着集成电路(ic)技术朝着更小的技术节点发展，已经引入了多栅极装置(multi-gate devices)，以通过增加栅极-通道耦合(gate-channel coupling)、减小关闭状态的电流和减少短通道效应(short-channel effects，sce)来改善栅极控制。一个多栅极装置通常是指具有设置在通道区域一侧以上的一栅极结构或栅极结构的一部分的一种装置。鳍式场效晶体管(finfets)和多桥通道(multi-bridge-channel，mbc)晶体管是多栅极装置的示例，这些装置已经成为高性能表现和低漏电流应用的受重视和有前景的候选装置。一个鳍式场效晶体管(finfet)具有一抬升通道(elevated channel)，且此抬升通道的超过一侧是被一栅极包裹(例如，栅极包裹了自一基底延伸而来的半导体材料的“鳍片”的顶部和侧壁)。一个多桥通道(mbc)晶体管具有可以部分或全部围绕着一通道区域延伸的一栅极结构，以提供对通道区域的两侧或更多侧的存取。由于多桥通道(mbc)晶体管的栅极结构围绕通道区域，因此多桥通道(mbc)晶体管也可以称为环绕式栅极晶体管(surrounding gate transistor，sgt)或全绕式栅极(gate-all-around，gaa)晶体管。
4.多桥通道(mbc)晶体管的一通道包括多个通道构件，这些通道构件是由从基底升起的一鳍状结构所形成。由于鳍状结构具有与基底连接的基座部分(base portion)，因此基座部分可能会为漏电流提供路径。虽然现有的多桥通道(mbc)晶体管结构通常足以满足其预期目的，但是它们并不是在所有方面都令人满意。


技术实现要素：

5.本发明的一些实施例提供一种半导体结构。此半导体结构包括一第一基座部分(first base portion)和一第二基座部分(second base portion)，以及设置在前述第一基座部分和前述第二基座部分之间的一隔离部件(isolation feature)。在一些实施例中，此半导体装置还包括位于前述的隔离部件上方的一中心介电鳍片(center dielectric fin)。在一些实施例中，此半导体装置还包括位于前述的第一基座部分上方的一第一抗穿通(apt)部件，以及位于前述的第二基座部分上方的一第二抗穿通(apt)部件。在一些实施
例中，此半导体装置还包括位于前述第一抗穿通(apt)部件上方的第一通道构件堆叠(first stack of channel members)，以及位于前述第一基座部分上方的第二通道构件堆叠(second stack of channel members)。在一些实施例中，前述的中心介电鳍片设置在前述第一通道构件堆叠和前述第二通道构件堆叠之间，以及设置在前述第一抗穿通(apt)部件和前述第二抗穿通(apt)部件之间。
6.本发明的一些实施例又提供一种半导体结构。此半导体结构包括一第一基座部分(first base portion)和一第二基座部分(second base portion)。在一些实施例中，此半导体结构还包括设置在前述第一基座部分和前述第二基座部分之间的一隔离部件(isolation feature)。在一些实施例中，此半导体结构还包括位于前述隔离部上方的一中心介电鳍片(center dielectric fin)。在一些实施例中，此半导体结构还包括位于前述第一基座部分上方的一第一抗穿通(apt)部件，以及位于前述第二基座部分上方的一第二抗穿通(apt)部件。在一些实施例中，此半导体结构还包括位于前述第一抗穿通(apt)部件上方的一第一源极/漏极部件(first source/drain feature)，以及位于前述第二抗穿通(apt)部件上方的一第二源极/漏极部件(second source/drain feature)。在一些实施例中，前述中心介电鳍片设置在前述第一源极/漏极部件和前述第二源极/漏极部件之间，且前述中心介电鳍片亦设置在前述第一抗穿通(apt)部件和前述第二抗穿通(apt)部件之间。
7.本发明的一些实施例提供一种半导体结构的制造方法。此半导体结构的制造方法包括在一基底上方沉积一底部牺牲层(bottom sacrificial layer)，以及在前述的底部牺牲层上方沉积一掺杂硅层(doped silicon layer)。在一些实施例中，此半导体结构的制造方法还包括在前述的掺杂硅层上方形成一堆叠，其中前述的堆叠包括多个牺牲层(sacrificial layers)以及与此些牺牲层交错设置的多个通道层(channel layers)。在一些实施例中，此半导体结构的制造方法还包括在前述的堆叠上方沉积一顶部牺牲层(top sacrificial layer)。在一些实施例中，此半导体结构的制造方法还包括对前述的顶部牺牲层、前述的堆叠、前述的掺杂硅层、前述的底部牺牲层和前述的基底的一部分进行图案化，以形成一第一鳍状结构(first fin-shaped structure)和一第二鳍状结构(second fin-shaped structure)。在一些实施例中，此半导体结构的制造方法还包括在前述的第一鳍状结构和前述的第二鳍状结构之间形成一中心介电鳍片(center dielectric fin)。在一些实施例中，此半导体结构的制造方法还包括在前述的中心介电鳍片上形成一头盔层(helmet layer)。在一些实施例中，此半导体结构的制造方法还包括自第一鳍状结构和第二鳍状结构选择性地去除前述的顶部牺牲层。
附图说明
8.通过以下的详细描述配合说明书附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
9.图1a和图1b根据本公开的一个或多个方面，共同的示出形成一半导体装置的方法的流程图。
10.图2至图27示出了根据本公开的一个或多个方面，一工件(workpiece)在处于如图1a和图1b的方法提出的各种制造阶段的局部剖面示意图。
11.附图标记说明：
12.100：方法
13.102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134,136,138,140,142,144,146,148,150,152：步骤
14.200：工件(半导体装置)
15.202：基底
16.204：堆叠
17.206：牺牲层
18.206b：底部牺牲层
19.206t：顶部牺牲层
20.208：通道层
21.2080：通道构件
22.208b：抗穿通层
23.2080b：抗穿通构件
24.210：鳍片顶部硬掩膜层
25.211c：中心沟槽
26.211：分隔沟槽
27.212：鳍状结构
28.212b：基座部分
29.212t：顶部
30.214：隔离部件(浅沟槽隔离部件)
31.216：第一层
32.218：第二层
33.219：中心介电鳍片
34.220：包覆层
35.222：第三层
36.224：第四层
37.225：分隔介电鳍片
38.228：头盔层
39.236：虚置介电层
40.238：虚置电极
41.240：虚置栅极堆叠
42.242：氮化硅掩膜层
43.244：氧化硅掩膜层
44.246：栅极顶部硬掩膜
45.248：栅极间隔物
46.250：源极/漏极凹槽(源极/漏极沟槽)
47.252：内部间隔物凹槽
48.254：内部间隔物部件
49.256：源极/漏极部件
50.258：接触蚀刻停止层
51.260：层间介电层
52.262：腔体
53.264：第一介电层
54.266：衬层
55.268：底部抗反射涂层
56.272：第二介电层
57.280-1：第一栅极结构
58.280-2：第二栅极结构
59.282：界面层
60.284：栅极介电层
61.286：栅极电极层
62.288：金属盖层
63.290：自对准帽盖层
64.292：栅极切割部件
65.294：端盖
66.296：基座端盖
67.w：宽度
具体实施方式
68.以下内容提供了很多不同的实施例或范例，用于实现本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及一第一特征部件形成于一第二特征部件的上方或位于其上，可能包含上述第一和第二特征部件直接接触的实施例，也可能包含额外的特征部件形成于上述第一特征和上述第二特征部件之间，使得第一和第二特征部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
69.再者，文中可能使用空间上的相关用语，例如“在
……
之下”、“在
……
下方”、“下方的”、“在
……
上方”、“上方的”及其他类似的用语，以便描述如图所示的一个元件或部件与其他的元件或部件之间的关系。此空间上的相关用语除了包含附图示出的方位外，也包含使用或操作中的装置的不同方位。装置可以被转至其他方位(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
70.再者，当使用“约”、“大约”、或类似的用语来描述一个数值或一个数值范围时，除非有另外指明，则此用语是用于涵盖在一合理范围的数值，且此范围考量到本领域的普通技术人员所能理解的在工艺期间所产生的固有的变化。例如，基于制造与此数值相关联的部件的已知制造公差，此数值或数值范围涵盖了包括所述数值的一合理范围，例如在所述数值的 /
–
10％以内。例如，厚度为“约5nm”的一材料层可包含的厚度尺寸范围为4.25nm至
5.75nm，其中本领域的普通技术人员已知与沉积此材料层相关的制造公差为 /
–
15％。再者，本公开可能在不同示例中重复元件符号及/或字母。此些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间具有特定关系。
71.本公开大致上涉及减少块体漏电流的隔离结构(isolation structures)，并且特别涉及用以将主动区与块体基底(bulk substrate)隔离的一含有间隙的结构(gap-containing structure)。
72.为了改善驱动电流以满足设计需求，多桥通道(mbc)晶体管可能包括薄而宽的纳米级通道构件。这种多桥通道(mbc)晶体管也可称为纳米片晶体管。虽然纳米片晶体管能够提供令人满意的驱动电流和通道控制，但它们更宽的纳米片通道构件可能会使缩小单元尺寸变得具有挑战性。在一些示例结构中，可以实施鱼骨状结构(fish-bone structures)或叉板状结构(fork-sheet structures)以缩小单元尺寸。在鱼骨状结构或叉板状结构中，相邻的通道构件的堆叠可以被介电鳍片(或混合鳍片)分开。不管是鱼骨状结构还是叉板状结构，通道构件和基座部分(base portion)之间极为接近可能导致穿过块体基底的漏电流。
73.本公开发明提供一种隔离结构，以将通道构件与块体基底垂直的隔离开来，以减少块体漏电流。根据本公开的半导体结构包括从一基底突起的第一基座部分(first base portion)和第二基座部分(second base portion)。隔离部件设置在第一基座部分和第二基座部分之间。中心介电鳍片(center dielectric fin)设置在隔离部件的上方。一第一抗穿通(anti-punch-through，apt)部件在第一基座部分的上方，一第二抗穿通(apt)部件在第二基座部分的上方。第一堆叠通道构件(first stack of channel members)设置在第一抗穿通(apt)部件的上方，且第二堆叠通道构件设置在第二抗穿通(apt)部件的上方。中心介电鳍片设置在第一抗穿通(apt)部件和第二抗穿通(apt)部件之间，以及设置在第一堆叠通道构件和第二堆叠通道构件之间。一第一腔体(first cavity)设置在第一基座部分和第一抗穿通(apt)部件之间。一第二腔体(second cavity)设置在第二基座部分和第二抗穿通(apt)部件之间。第一腔体、第一抗穿通(apt)部件、第二腔体以及第二抗穿通(apt)部件将通道构件与基座部分隔离，以减少或消除块体漏电流。
74.现在将参考附图更详细地描述本公开的各个方面。图1a和图1b共同的示出了形成半导体装置的方法100的流程图。方法100仅是一个示例，并不旨在将本公开内容限制在方法100所明确叙述的内容之中。可以在方法100的之前、期间和之后提供额外的步骤，并且在这些方法的其他实施例中可以替代、消除或移动所描述的一些步骤。为了简单说明，本文并未详细描述所有步骤。下面结合图2-27描述方法100，其示出了根据方法100的实施例在不同制造阶段的工件200的局部剖面示意图。因为半导体装置将由工件200形成，所以根据上下文需要，工件200也可以被称为半导体装置200。尽管在图中示出了包括鱼骨状晶体管或叉板状晶体管的实施例，但是本公开不限于此，并且可以适用于其他多栅极装置，例如多桥通道(mbc)或鳍式场效晶体管(finfet)。在图2-27中，x方向、y方向、z方向相互垂直，并且在图中一致的使用。此外，本公开的内容中，相似的附图标记用于表示相似的部件。
75.参照图1a和图2，方法100包括设置一工件200的步骤102。如图2所示，工件200包括一基底202和设置在基底202上的一堆叠204。在一个实施例中，基底202可以是硅(si)基底。在一些其他实施例中，基底202可以包括其他半导体材料，例如锗(ge)、硅锗(sige)、或三五族(iii-v)半导体材料。iii-v半导体材料的示例可包括砷化镓(gaas)、磷化铟(inp)、磷化
镓(gap)、氮化镓(gan)、磷化砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、磷化镓铟(gainp)和砷化铟镓(ingaas)。基底202可以包括多个n型井区和多个p型井区。p型井区可以掺杂有p型掺掺质(即，硼)。n型井区可以掺杂有n型掺质(即，磷或砷)。
76.在图2所示的一些实施例中，堆叠204可以包括位于基底202上方的一底部牺牲层(bottom sacrificial layer)206b、位于底部牺牲层206b上方的抗穿通(apt)层208b、位于底部牺牲层206b上方的交替的通道层(channel layers)208和牺牲层(sacrificial layers)206，以及位于牺牲层206和通道层208上方的一顶部牺牲层(top sacrificial layer)206t。底部牺牲层206b、抗穿通(apt)层208b、顶部牺牲层206t、牺牲层206和通道层208可以使用外延工艺沉积。示例性的外延工艺可以包括气相外延(vapor-phase epitaxy，vpe)、超高真空化学气相沉积(ultra-high vacuum cvd，uhv-cvd)、分子束外延(molecular beam epitaxy，mbe)、以及/或其他合适的工艺。通道层208和牺牲层206可以具有不同的半导体组成。在一些实施方式中，通道层208由硅(si)形成，且牺牲层206由硅锗(sige)形成。牺牲层206中的额外的锗含量可以允许选择性地去除牺牲层206或下凹牺牲层206，而不会对通道层208造成基本上的损坏。牺牲层206和通道层208轮流设置，使得牺牲层206与通道层208交错。图2示出了三(3)层的牺牲层206和三(3)层的通道层208交替且垂直的设置，此仅用于说明目的，并不旨在限制在权利要求中具体记载的范围。前述材料层的层数取决于半导体装置200所需的通道构件208的数目。在一些实施例中，通道层208的数目在1到6之间。底部牺牲层206b可以由硅锗(sige)形成。与牺牲层206不同，底部牺牲层206b的锗含量可以低于牺牲层206的锗含量。在一些实施例中，牺牲层206的锗含量可介于约20％至约30％之间，底部牺牲层206b的锗含量可以是牺牲层206的锗含量的大约80％至大约90％之间。在一些情况下，底部牺牲层206b的锗含量可以在大约16％至大约27％之间。底部牺牲层206b的较小锗含量可允许在基本上不损坏底部牺牲层206b的情况下，选择性地去除牺牲层206。底部牺牲层206b沿着z方向比各个牺牲层206更厚。如下文将描述的，底部牺牲层206b的去除可以形成一个足够大而不会被第一介电层264(first dielectric layer)和衬层(liner)266填满的腔体(cavity)。在一些情况下，每个牺牲层206可以具有大约4nm至大约15nm之间的厚度，而底部牺牲层206b可以具有大约8nm至大约30nm之间的厚度。
77.抗穿通(apt)层208b可以包括硅(si)，并且可以掺杂有导电类型不同于期望形成的多桥通道(mbc)晶体管的导电类型的掺质。例如，当期望形成p型的多桥通道(mbc)晶体管时，抗穿通层208b可以掺杂有n型掺质，例如磷或砷。当期望形成n型mbc晶体管时，抗穿通层208b可以掺杂有p型掺质，例如硼或二氟化硼(bf2)。抗穿通层208b的沉积之后可以是进行一活化步骤，此活化步骤可以包括退火。在活化之后，抗穿通层208b中掺质的激活浓度可以大于1x10
18
原子/cm3，例如掺质的激活浓度在大约1x10
18
原子/cm3至大约5x10
20
原子/cm3之间。抗穿通层208b并非形成于一通道构件中。据此，抗穿通层208b中的相反掺杂(具有与源极/漏极部件中的掺质导电类型不同的掺质导电类型)用于使得由抗穿通层208b形成的抗穿通构件(apt member)2080b(将在下文中描述)失效。抗穿通层208b中的活化浓度可以通过能量色散x射线光谱(energy dispersive x-ray spectroscopy，eds)检测。抗穿通层208b沿着z方向可以比各个通道层208来得更厚。如下文将描述的，抗穿通层208b的较大厚度使得抗穿通层208b在鳍状结构212的源极/漏极区域下凹期间可以经受蚀刻。在一些极端情况下，如果后续蚀刻工艺是更具选择性的并且可以对抗穿通层208b造成较少的附带损
害，则抗穿通层208b和通道层208可以具有相同的厚度。在一些情况下，各个通道层208的厚度可介于大约8nm至大约20nm之间，而抗穿通层208b可具有介于大约8nm至大约30nm之间的厚度。
78.与牺牲层206一样，顶部牺牲层206t可以由硅锗(sige)形成。在一些情况下，牺牲层206和顶部牺牲层206t的组成基本上相同。顶部牺牲层206t可以比其他牺牲层206厚，并且起到保护堆叠204在制造过程期间免于受到损坏的作用。在一些情况下，顶部牺牲层206t的厚度可介于大约20nm至大约40nm之间，而牺牲层206的厚度可介于大约4nm至大约15nm之间。
79.参照图1a和图3，方法100包括步骤104，其中堆叠204和基底202被图案化，以形成由一中心沟槽(center trench)211c和多个分隔沟槽(separation trenches)211分开的多个鳍状结构212。为了对堆叠204和基底202图案化，鳍片顶部硬掩膜层(fin-top hard mask layer)210沉积在顶部牺牲层206t的上方。然后，鳍片顶部硬掩膜层210被图案化，以作为一蚀刻掩膜以对于堆叠204和基底202的一部分进行图案化。在一些实施例中，鳍片顶部硬掩膜层210可以使用化学气相沉积(cvd)、等离子体辅助化学气相沉积(plasma-enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、等离子体辅助原子层沉积(peald)、或是合适的沉积方法。鳍片顶部硬掩膜层210可以是单层或多层。当鳍片顶部硬掩膜层210为多层时，鳍片顶部硬掩膜层210可以包括一衬垫氧化物(pad oxide)和衬垫氮化物层(pad nitride layer)。在其他实施例中，鳍片顶部硬掩膜层210是单层并且由硅(si)形成。鳍状结构212可以使用合适的工艺来图案化，包括双重图案化(double-patterning)或多重图案化(multi-patterning)工艺。一般而言，双重图案化或多重图案化工艺是结合了光刻及自对准工艺，得以使形成的图案的节距(pitch)小于使用单一、直接的光刻工艺所能得到的节距。例如，在一个实施例中，材料层形成在基底上方并使用一光刻工艺进行图案化。使用一自对准工艺在图案化的材料层旁边形成间隔物(spacers)。之后去除材料层，然后可以使用留下的间隔物或芯轴(mandrels)来对鳍片顶部硬掩膜层210进行图案化，然后可以使用图案化的鳍片顶部硬掩膜层210作为一蚀刻掩膜，以对堆叠204和基底202进行蚀刻而形成鳍状结构212。上述蚀刻工艺可以包括干式蚀刻、湿式蚀刻、反应性离子蚀刻(rie)、以及/或其他合适的工艺。
80.如图3所示，各个鳍状结构212包括由基底202的一部分形成的基座部分212b和由堆叠204形成的顶部212t。顶部212t设置在基座部分212b的上方。鳍状结构212自基底202沿着y方向纵向延伸并沿着z方向垂直延伸。沿着x方向，图3中的两个鳍状结构212以中心沟槽211c彼此隔开，而它们通过分隔沟槽211与其他相邻的鳍状结构分隔开。沿着x方向，分隔沟槽211的宽度大于中心沟槽211c的宽度。在一些实施例中，中心沟槽211c的宽度在大约10nm至大约20nm之间，且分隔沟槽211的宽度在大约20nm至大约40nm之间。在一些实施方式中，分隔沟槽211设置在n型井区和p型井区的接面的上方，也因此可以被称为接面沟槽(junction trenches)211。在那些实施方式中，分隔沟槽211的更大宽度可用来分隔不同导电类型的装置。
81.参照图1a和图4，方法100包括步骤106，其在中心沟槽211c和分隔沟槽211中形成隔离部件214。隔离部件214可以被称为浅沟槽隔离(shallow trench isolation，sti)部件214。在形成这些隔离部件214的一示例工艺中，在工件200上方沉积一介电材料，以填充中
心沟槽211c和分隔沟槽211。在一些实施例中，介电材料可以是四乙氧基硅烷(tetraethylorthosilicate，teos)氧化物、未掺杂的硅酸盐玻璃(un-doped silicate glass)或是例如硅酸硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、熔融石英玻璃(phosphosilicate glass，fsg)、磷硅玻璃(phospho-silicate glass，psg)、硼硅玻璃(boro-silicate glass，bsg)之类的掺杂硅氧化物的材料、以及/或其他合适的介电材料。在各种实例中，在步骤106中，介电材料可以由流动式化学气相沉积(flowable cvd，fcvd)、旋转涂布、以及/或其它合适的工艺来沉积。然后，例如通过化学机械研磨(cmp)工艺对所沉积的介电材料进行减薄和平坦化，直到暴露出顶部牺牲层206t。在平坦化之后，对所沉积的介电材料进行回蚀刻，直到鳍状结构212的顶部212t上升到高于前述的隔离部件214为止。在一些实施例中，基座部分的一部分212b也可以上升到高于前述的隔离部件214。此时，基座部分212b或是其大致的部分是被隔离部件214所包围。根据一些实施例，这些隔离部件214缩减了中心沟槽211c和分隔沟槽211的深度。
82.参照图1a和图5，方法100包括步骤108，其中形成一中心介电鳍片(center dielectric fin)219。为了形成中心介电鳍片219，第一层216和第二层218顺应性地沉积在工件200上方，包括沉积在中心沟槽211c和分隔沟槽211中。第一层216可以使用化学气相沉积(cvd)、原子层沉积(atomic layer deposition，ald)、或者合适的方法。第一层216衬里的位于中心沟槽211c和分隔沟槽211的侧壁和底表面上。然后，使用化学气相沉积(cvd)、高密度等离子体化学气相沉积(high density plasma cvd，hdpcvd)、以及/或其他合适的工艺，将第二层218顺应性地沉积在第一层216上。在一些情况下，第二层218的介电常数小于第一层216的介电常数。第一层216可以包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化铝、氮氧化铝、氮化锆、氮氧化硅、或合适的介电材料。在一个实施例中，第一层216包括碳氮氧化硅。第二层218可以包括氧化硅或一合适的介电材料。在一实施例中，第二层218包括氧化硅。共形沉积的第一层216和第二层218被回蚀刻，以暴露出顶部牺牲层206t。由于负载效应(loading effect)，在较宽的分隔沟槽211中沉积的第一层216和第二层218通过回蚀刻工艺被去除，而较窄的中心沟槽211c中沉积的第一层216和第二层218则留下而成为中心介电鳍片219。在一些实施例中，第一层216和第二层218可以在一干式蚀刻工艺进行回蚀刻，前述干式蚀刻工艺可使用氧气、氮气、含氟气体(fluorine-containing gas)(例如cf4、sf6、ch2f2、chf3以及/或c2f6)、一含氯气体(chlorine-containing gas)(例如cl2、chcl3、ccl4以及/或bcl3)、一含溴气体(bromine-containing gas)(例如hbr以及/或chbr3)、含碘气体、其他合适的气体以及/或等离子体，以及/或前述的组合。在一些实施方式中，前述的回蚀刻工艺可以包括直接应用于第二层218的第一阶段(first stage)和直接应用于第一层216的第二阶段(second stage)。如图5所示，在回蚀刻结束时，隔离部件214暴露在分隔沟槽211中。
83.参照图1a和图6，方法100包括步骤110，其中是在鳍状结构212的上方形成一包覆层(cladding layer)220。随着分隔沟槽211暴露，包覆层220沉积在工件200的上方，包括沉积在分隔沟槽211的侧壁的上方。在一些实施例中，包覆层220可以具有类似于牺牲层206或顶部牺牲层206t的组成。在一个示例中，包覆层220可以由硅锗(sige)形成。包覆层220与牺牲层206或顶部牺牲层206t的相同组成，可允许在后续工艺中选择性地同时去除牺牲层206和包覆层220。在一些实施例中，包覆层220可以使用气相外延(vpe)或是分子束外延(mbe)以共形地和外延地生长。如图6所示，包覆层220选择性地设置在分隔沟槽211中暴露的侧壁
表面上，但是不设置在隔离部件214或中心介电鳍219上。在包覆层220沉积之后，进行一回蚀刻工艺以去除位于顶部牺牲层206t和中心介电鳍片219的上方的包覆层220。
84.参照图1a和图7，方法100包括步骤112，其中形成分隔介电鳍片(separation dielectric fins)225。为了形成分隔介电鳍片225，在分隔沟槽211中顺应性地沉积一第三层222和一第四层224。第三层222的组成和形成可以与第一层216的组成和形成类似。第四层224可以包括四乙氧基硅烷(teos)氧化物、未掺杂的硅酸盐玻璃、或是掺杂的氧化硅例如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、掺硼硅玻璃(bsg)、以及/或其他合适的介电材料。在一些情况下，第四层224可以包括氧化硅。在一些实施例中，第四层224可以通过流动式化学气相沉积(fcvd)、旋转涂布、以及/或其它合适的工艺来沉积。在一个实施例中，可以使用流动式化学气相沉积(fcvd)沉积第四层224。在沉积第三层222和第四层224之后，使用化学机械研磨(cmp)工艺平坦化工件200，以暴露出顶部牺牲层206t。分隔沟槽211中平坦化的第三层222和第四层224可以统称为分隔介电鳍片225。
85.参照图1a和图8，方法100包括步骤114，其中在各个中心介电鳍片219和分隔介电鳍片225的上方形成一头盔层(helmet layer)228。在步骤114中，中心介电鳍片219和分隔介电鳍片225被选择性地回蚀刻以形成凹槽(recesses)，并且头盔层228被沉积在这些凹槽中。在一些实施例中，可以使用干式蚀刻工艺来进行选择性的回蚀刻，前述干式蚀刻工艺可以包括氧气(o2)、氮气(n2)、含氟气体(例如cf4、sf6、ch2f2、chf3以及/或c2f6)、含氯气体(例如cl2、chcl3、ccl4以及/或bcl3)、含溴气体(例如hbr以及/或chbr3)、含碘气体、其他合适的气体以及/或等离子体，以及/或前述的组合。头盔层228可以包括氧化铝、氧化锆、锆铝氧化物、铪氧化物、其他金属氧化物、或前述材料的组合。在一个实施例中，头盔层228可以包括氧化铪。在一些实施例中，可以使用化学气相沉积(cvd)、高密度等离子体化学气相沉积(hdpcvd)、以及/或其他合适的沉积技术，来进行头盔层228的沉积。在沉积头盔层228之后，使用化学机械研磨(cmp)工艺平坦化工件200，以去除在包覆层220上和顶部牺牲层206t上的过量的头盔层228。
86.参照图1a和图9，方法100包括步骤116，其中顶部牺牲层206t自鳍状结构212去除。在步骤116中，对工件200进行蚀刻，以选择性地去除包覆层220和顶部牺牲层206t的一部分，以暴露出最顶部的通道层(topmost channel layer)208，但基本上不会对头盔层228造成损坏。由于顶部牺牲层206t和包覆层220由硅锗(sige)所形成，所以步骤116中的蚀刻工艺可以对硅锗(sige)具有选择性。在一些情况下，可以使用一选择性的湿式蚀刻工艺来蚀刻包覆层220和顶部牺牲层206t，前述选择性的湿式蚀刻工艺包括氢氧化铵(ammonium hydroxide，nh4oh)、氟化氢(hydrogen fluoride，hf)、过氧化氢(hydrogen peroxide，h2o2)，或前述的组合。如图9所示，在去除顶部牺牲层206t和蚀刻包覆层220之后，中心介电鳍片219和分隔介电鳍片片225上升到最顶部通道层208的上方。
87.参照图1a、图10和图11，方法100包括步骤118，其中在鳍状结构212的通道区域的上方形成一虚置栅极堆叠(dummy gate stack)240。在一些实施例中，是采用一栅极替换工艺(或栅极后制工艺(gate-last process))，其中虚置栅极堆叠240作为一功能性栅极结构的占位符。而其他的工艺和配置方式也是可能的。如图10所示，虚置栅极堆叠240包括一虚置介电层(dummy dielectric layer)236和设置在虚置介电层236上方的一虚置电极(dummy electrode)238。为了图案化的目的，可在虚置栅极堆叠240的上方沉积一栅极顶部
硬掩膜(gate top hard mask)246。栅极顶部硬掩膜246可以是多层，并且包括一氮化硅掩膜层242和在氮化硅掩膜层242上方的一氧化硅掩膜层244。鳍状结构212的位于虚置栅极堆叠240下方的区域可以称为通道区域(channel regions)。在源极/漏极的形成中，鳍状结构212中的每个通道区域设置在两个源极/漏极区域之间。在一示例性的工艺中，通过化学气相沉积(cvd)，以在工件200的上方全面地沉积虚置介电层236。然后，用于形成虚置电极238的一半导体层被毯覆式地沉积在虚置介电层236的上方。然后，使用一光刻工艺(photolithography processes)，以对虚置介电层236和用于形成虚置电极238的半导体层进行图案化，以形成虚置栅极堆叠240。在一些实施例中，虚置介电层236可以包括氧化硅，且虚置电极238可以包括结晶的硅(多晶硅)。
88.参照图11，在步骤118中，沿着虚置栅极堆叠240的侧壁形成至少一栅极间隔物(gate spacer)248。前述的至少一栅极间隔物248可以选择得以选择性地去除虚置栅极堆叠240的介电材料。合适的介电材料可以包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅、氮氧化硅、以及/或前述材料的组合。在一示例性的工艺中，可以使用化学气相沉积(cvd)、次大气压化学气相沉积(subatmospheric cvd，sacvd)或原子层沉积(ald)，以在工件的200上方顺应性地沉积至少一个栅极间隔物248。
89.参照图1a和图11，方法100包括步骤120，其中将前述的鳍状结构212的源极/漏极区域下凹，以形成源极/漏极凹槽(source/drain recesses)250。虚置栅极堆叠240和前述至少一个栅极间隔物248作为一蚀刻掩膜，对工件200进行非等向性蚀刻，以在鳍状结构212的源极/漏极区域上方形成源极/漏极凹槽250(或源极/漏极沟槽250)。在如图11所示的一些实施例中，在步骤120中的操作，是可以完全去除源极/漏极区域中的牺牲层206和通道层208的。在所描绘的实施例中，步骤120中的凹槽还可以去除抗穿通(apt)层208b的顶部，从而使其变薄。步骤120中的非等向性蚀刻可以包括干式蚀刻工艺。例如，干式蚀刻工艺可以实施氢气(h2)、含氟气体(例如cf4、sf6、ch2f2、chf3以及/或c2f6)、含氯气体(例如cl2、chcl3、ccl4以及/或bcl3)、含溴气体(例如hbr以及/或chbr3)、含碘气体、其他合适的气体以及/或等离子体、以及/或前述气体的组合。在图11中，抗穿通(apt)层208b的一下方部分和底部牺牲层206b保持未蚀刻，并且可以保持设置在包覆层220和中心介电鳍片219之间。而通道层208的侧壁、牺牲层206和包覆层220则暴露在源极/漏极凹槽250中。
90.参照图1a、图12和图13，方法100包括步骤122，其中形成内部间隔物部件(inner spacer features)254。参照图12，在步骤122中，暴露在源极/漏极沟槽250中的牺牲层206和包覆层220首先被选择性和部分的下凹以形成内部间隔物凹槽(inner spacer recesses)252，而暴露的通道层208和底部牺牲层206b基本上未被蚀刻。在通道层208基本上由硅(si)组成以及牺牲层206和包覆层220基本上由硅锗(sige)组成的一实施例中，牺牲层206和包覆层220的选择性和部分的下凹步骤可以包括一硅锗氧化工艺(sige oxidation process)，接着进行一硅锗氧化物的去除工艺。在这些实施例中，硅锗氧化工艺可以包括臭氧的使用。在一些其他的实施例中，选择性的下凹可以包括选择性的非等向性蚀刻工艺(例如，选择性的干式蚀刻工艺或选择性的湿式蚀刻工艺)，并且牺牲层206和包覆层220下凹的程度可由蚀刻过程的持续时间所控制。选择性的干式蚀刻工艺可包括使用一种或多种氟基蚀刻剂，例如氟气或氢氟烃。选择性的湿式蚀刻工艺可包括氢氧化铵(nh4oh)、氟化氢(hf)、过氧化氢(h2o2)，或前述的组合(例如，包括氢氧化氨-过氧化氢-水的混合物的一apm蚀刻)。
如上所述，底部牺牲层206b可包含比牺牲层206的锗含量(以及包覆层220的锗含量)还要低的锗含量，如此可以使得牺牲层206和包覆层220能选择性地凹陷。在形成内部间隔物凹槽252之后，使用化学气相沉积(cvd)或原子层沉积(ald)以在工件200上方顺应性地沉积一内部间隔物材料层(inner spacer material layer)，包括将内部间隔物材料层沉积在内部间隔物凹槽252的上方和内部以及沉积在由于去除部分的包覆层220所留下的空间中。内部间隔物材料层可以包括氮化硅(silicon nitride)、碳氮氧化硅(silicon oxycarbonitride)、碳氮化硅(silicon carbonitride)、氧化硅(silicon oxide)、碳氧化硅(silicon oxycarbide)、碳化硅(silicon carbide)或氮氧化硅(silicon oxynitride)。在沉积内部间隔物材料层之后，对内部间隔物材料层进行回蚀刻，以形成内部间隔物部件254，如图13所示。
91.参照图1a和图14，方法100包括形成源极/漏极部件(source/drain features)256的步骤124。源极/漏极部件256被选择性地和外延地沉积在源极/漏极沟槽250中的通道层208、抗穿通(apt)层208b和基底202的暴露出的半导体表面上。源极/漏极部件256可以使用外延工艺，例如气相外延(vpe)、超高真空化学气相沉积(uhv-cvd)、分子束外延(mbe)、以及/或其他合适的工艺而沉积。视半导体装置200的设计而定，源极/漏极部件256可以是n型或是p型。当源极/漏极部件256是n型时，源极/漏极部件256可以包括掺杂有n型掺质的硅(si)，例如磷(p)或砷(as)。当源极/漏极部件256是p型时，源极/漏极部件256可以包括掺杂有p型掺质的硅锗(sige)，例如硼(b)或镓(ga)。源极/漏极部件256的掺杂可以通过原位的沉积、或是使用一注入工艺例如接面植入工艺(junction implant process)而进行异位的沉积。
92.参照图1a和图15，方法100包括步骤126，其中沉积一接触蚀刻停止层(contact etch stop layer，cesl)258和一层间介电(interlayer dielectric，ild)层260。在一些实施例中，在沉积接触蚀刻停止层258之前，选择性地去除源极/漏极区域中的头盔层228。在一些情况下，可以使用缓冲氢氟酸(buffered hydrofluoric acid，bhf)或稀释的氢氟酸(diluted hydrofluoric acid，dhf)，以选择性地蚀刻去除头盔层228。在去除头盔层228之后，接触蚀刻停止层258首先顺应性地沉积在工件200上方，然后层间介电层260毯覆式地沉积在接触蚀刻停止层258之上。接触蚀刻停止层258可以包括氮化硅、氧化硅、氮氧化硅、以及/或本领域已知的其他材料。接触蚀刻停止层258可以使用原子层沉积(ald)、等离子体辅助化学气相沉积(pecvd)工艺、以及/或其他合适的沉积或氧化工艺来沉积。在一些实施例中，层间介电层260包括例如四乙氧基硅烷(teos)氧化物、未掺杂的硅酸盐玻璃、或是掺杂的氧化硅例如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、掺硼硅玻璃(bsg)、以及/或其他合适的介电材料。层间介电层260可以通过旋转涂布、流动式化学气相沉积(fcvd)工艺、或其他合适的沉积技术来沉积。在一些实施例中，在形成层间介电层260之后，可以对工件200进行退火，以提高层间介电层260的完整性。为了去除过量的材料并暴露出虚置栅极堆叠240的虚置电极238的顶面，可以对工件200进行平坦化工艺(例如化学机械研磨(cmp)工艺)，以提供一平坦的顶面。虚置电极238的顶面暴露在此平坦的顶面上。
93.参照图1a和图16，方法100包括步骤128，其中通道区域中的通道层208和抗穿通(apt)层208b被释放，以做为通道构件(channel members)2080和抗穿通构件(apt member)
2080b。参照图16，通过选择性蚀刻工艺，从工件200去除在步骤126结束时暴露出的虚置栅极堆叠240。选择性蚀刻工艺可以是选择性湿式蚀刻工艺、选择性干式蚀刻工艺、或前述的组合。在所描绘的实施例中，选择性的蚀刻工艺选择性地去除虚置介电层236和虚置电极238，而基本上不损坏头盔层228和前述的至少一个栅极间隔物248。在去除虚置栅极堆叠240之后，暴露出在通道区域中的通道层208、牺牲层206、抗穿通(apt)层208b、底部牺牲层206b和包覆层220。暴露出的牺牲层206、底部牺牲层206b和包覆层220可以被选择性地去除，以释放通道层208作为通道构件2080，并且释放抗穿通(apt)层208b作为抗穿通(apt)构件2080b。如图16所示，当沿着y方向观察时，通道构件2080和抗穿通构件2080b具有源自于中心介电鳍片219的悬臂梁的外观。在通道构件2080类似于一片(sheet)或一纳米片(nanosheet)的所叙述的实施例中，通道构件的释放工艺也可称为片形成工艺(sheet formation process)。在它们释放之后，通道构件2080和抗穿通(apt)构件2080b是与中心介电鳍片219接触，但与分隔介电鳍片225分隔开。通道构件2080和抗穿通(apt)构件2080b沿着z方向垂直堆叠。牺牲层206、底部牺牲层206b和包覆层220的选择性去除可以通过选择性干式蚀刻、选择性湿式蚀刻、或其他选择性蚀刻工艺来实施。在一些实施例中，选择性湿式蚀刻包括氢氧化铵(nh4oh)、氟化氢(hf)、过氧化氢(h2o2)、或前述的组合(例如，包括氢氧化氨-过氧化氢-水的混合物的apm蚀刻)。在一些替代实施例中，选择性去除包括硅锗氧化，然后是硅锗氧化物去除。例如，可以通过臭氧清洁提供氧化，然后通过蚀刻剂例如nh4oh以去除硅锗氧化物。在所描绘的实施例中，底部牺牲层206b和包覆层220的去除还在释放的抗穿通(apt)构件2080b的下方形成一腔体(cavity)262。
94.参照图1a和图17，方法100包括步骤130，其中在通道构件2080和抗穿通(apt)构件2080b周围沉积第一介电层264。在一些实施例中，第一介电层264由高介电常数(即，高k值)的介电材料所形成，其介电常数大于二氧化硅的介电常数(约为3.9)。在一些情况下，第一介电层264可以包括氧化铝、氧化锆、锆铝氧化物、氧化铪、其他金属氧化物、或前述的组合。在一个实施例中，第一介电层264可以由氧化铪形成。可以使用原子层沉积(ald)来沉积第一介电层264。在一些实施方式中，第一介电层264可以具有介于大约1.5nm至大约4nm之间的厚度。
95.参照图1b和图17，方法100包括步骤132，其中在第一介电层264上方沉积一衬层(liner)266。在一些实施例中，衬层266由氧化硅形成。衬层266可以通过原子层沉积(ald)而沉积在第一介电层264上，且衬层266的厚度在大约1.5nm至大约4nm之间，以堵塞住相邻的通道构件2080之间的空间。由于底部牺牲层206b具有更大的厚度，腔体262可保持不被衬层266填充。衬层266的设置可允许在之后的步骤134中将一底部抗反射涂层(bottom anti-reflective coating layer，barclayer)268选择性地沉积到腔体262中。
96.参照图1b和图18，方法100包括步骤134，其中沉积一底部抗反射涂层268，以填充在抗穿通(apt)构件2080b下方的腔体262。在一些实施例中，底部抗反射涂层268可以包括聚砜(polysulfones)、聚脲(polyureas)、聚脲砜(polyurea sulfones)、聚丙烯酸酯(polyacrylates)、聚(乙烯基吡啶)(poly(vinyl pyridine))、或含硅聚合物。在步骤134中，可以使用旋转涂布或流动式化学气相沉积(fcvd)以在工件200上方沉积底部抗反射涂层268。然后，对沉积的底部抗反射涂层268进行回蚀刻，直到没有底部抗反射涂层268在抗穿通(apt)构件2080b之上。
97.参照图1b和图19，方法100包括步骤136，其中对衬层266和第一介电层264进行回蚀刻。步骤136中，在有底部抗反射涂层268保护下面的衬层266和第一介电层264的情况下，对apt构件2080b上方的衬层266和第一介电层264进行回蚀刻。在一些实施例中，衬层266和第一介电层264的回蚀刻使用选择性的湿式蚀刻工艺或选择性的干式蚀刻工艺来进行。示例性的选择性湿式蚀刻工艺可以包括使用高温过氧化硫混合物(spm，也称为食人鱼蚀刻液，包括硫酸(h2so4)和过氧化氢(h2o2))或磷酸(h3po4)。示例性的选择性干式蚀刻工艺可以包括使用三氯化硼(bcl3)。
98.参照图1b和图20，方法100包括步骤138，其中对底部抗反射涂层268和留下的衬层266进行去除。在步骤138中，首先通过灰化(ashing)或剥离以去除底部抗反射涂层268。在去除底部抗反射涂层268之后，使用选择性湿式蚀刻工艺，例如使用缓冲氢氟酸(bhf)或稀释氢氟酸(dhf)的湿式蚀刻工艺，以选择性地去除暴露出的衬层266。随着底部抗反射涂层268和衬层266的去除，抗穿通(apt)构件2080b下方的腔体262再次变为空腔，尽管仍衬有第一介电层264。
99.参照图1b和图21，方法100包括步骤140，其中沉积一第二介电层272以密封抗穿通(apt)构件2080b下方的腔体262。在一些实施例中，第二介电层272也由高介电常数的介电材料形成，例如氧化铝、氧化锆、锆铝氧化物、氧化铪、其他金属氧化物、或前述的组合。在一实施例中，第二介电层272可由氧化铪形成。可以使用化学气相沉积(cvd)或原子层沉积(ald)以沉积第二介电层272。在一些实施方式中，第二介电层272可以沉积至大约2nm至大约6nm之间的厚度以密封腔体262，但不填满腔体262。除了密封腔体262之外，第二介电层272也顺应性地沉积在头盔层228、中心介电鳍片219、分隔介电鳍片225、通道构件2080的表面以及抗穿通(apt)构件2080b的暴露表面的上方。在腔体262被第二介电层272密封之后，腔体262之中的每一个都可以具有大约3nm至大约25nm之间的高度(沿着z方向)。这些腔体262也可称为间隙或是密封囊。
100.参照图1b和图22，方法100包括步骤142，其中对沉积的第二介电层272进行回蚀刻。在步骤142处，使用选择性湿式蚀刻工艺或选择性干式蚀刻工艺，以选择性地去除位于抗穿通(apt)构件2080b上方的第二介电层272。示例性的选择性湿式蚀刻工艺可以包括使用高温过氧化硫混合物(spm，也称为食人鱼蚀刻液，包括硫酸(h2so4)和过氧化氢(h2o2))或磷酸(h3po4)。示例性的选择性干式蚀刻工艺可以包括使用三氯化硼(bcl3)。选择性去除工艺为即将沉积的栅极结构(gate structures)准备好通道构件2080。如图22所示，第一介电层264和第二介电层272围绕并定义腔体262。腔体262中的每一个设置在一个抗穿通(apt)构件2080b和一个基座部分212b之间。沿着x方向，各个腔体262设置在分隔介电鳍片225和中心介电鳍片219之间。
101.参照图1b和图23，方法100包括步骤144，其中形成第一栅极结构(first gate structure)280-1和第二栅极结构(second gate structure)280-2以环绕各个通道构件2080。第一栅极结构280-1和第二栅极结构280-2中的每一个栅极结构包括在通道构件2080和抗穿通(apt)构件2080b上的一界面层(interfacial layer)282、在界面层282上的一栅极介电层(gate dielectric layer)284以及在栅极介电层284上的一栅极电极层(gate electrode layer)286。在一些实施例中，界面层282包括氧化硅，并且可以因为一预清洁工艺(pre-clean process)的结果而形成。示例性的预清洁工艺可以包括使用rca sc-1(氨、
过氧化氢和水)以及/或rca sc-2(盐酸、过氧化氢和水)。预清洁工艺使通道构件2080和抗穿通(apt)构件2080b的暴露表面氧化，以形成前述的界面层282。然后，使用原子层沉积(ald)、化学气相沉积(cvd)、以及/或其他合适的方法，在界面层282上沉积栅极介电层284。栅极介电层284可以包括高介电常数的介电材料。在一实施例中，栅极介电层284可包括氧化铪。或者，栅极介电层284可以包括其他高介电常数的介电质，例如氧化钛(tio2)、氧化铪锆(hfzro)、氧化钽(ta2o5)、氧化铪硅(hfsio4)、氧化锆(zro2)、氧化锆硅(zrsio2)、氧化镧(la2o3)、氧化铝(al2o3)、氧化锆(zro)、氧化钇(y2o3)、钛酸锶(srtio3，sto)、钛酸钡(batio3，bto)、锆钡氧化物(bazro)、氧化铪镧(hflao)、氧化镧硅(lasio)、氧化铝(alsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、钛酸锶钡((ba,sr)tio3，bst)、氮化硅(sin)、氮氧化硅(sion)、前述的组合、或其他合适的材料。
102.在形成或沉积界面层282和栅极介电层284之后，在栅极介电层284的上方沉积栅极电极层286。栅极电极层286可以是一多层结构，其包括至少一个功函数层(work function layer)和一个金属填充层(metal fill layer)。举例来说，前述的至少一个功函数层可以包括氮化钛(tin)、钛铝(tial)、氮化钛铝(tialn)、氮化钽(tan)、钽铝(taal)、氮化钽铝(taaln)、碳化钽铝(taalc)、碳氮化钽(tacn)、或碳化钽(tac)。前述的金属填充层可以包括铝(al)、钨(w)、镍(ni)、钛(ti)、钌(ru)、钴(co)、铂(pt)、氮化钽硅(tasin)、铜(cu)、其他难熔金属(refractory metals)、或其他合适的金属材料、或前述材料的组合。在各种实施例中，栅极电极层286可以通过原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)、电子束蒸发(e-beam evaporation)、或其他合适的工艺形成。虽然附图中未明确示出，第一栅极结构280-1和第二栅极结构280-2被沉积为一联合栅极结构，然后进行回蚀刻直到头盔层228将此联合栅极结构分离成第一栅极结构280-1和第二栅极结构280-2。如图23所示，第一栅极结构280-1和第二栅极结构280-2中的各个栅极结构环绕垂直堆叠在基座部分212b上方的通道构件2080中的各个通道构件2080。值得注意的是，第一栅极结构280-1和第二栅极结构280-2都不在中心介电鳍片219和通道构件2080之间延伸，因为通道构件2080是与中心介电鳍片219接触。
103.参照图1b和图24，方法100包括步骤146，其中对头盔层228进行回蚀刻。在图24所表示的一些实施例中，可以采用选择性的干式蚀刻工艺或选择性的湿式蚀刻工艺，以选择性地去除头盔层228。示例性的选择性湿式蚀刻工艺可以包括使用高温过氧化硫混合物(spm，也称为食人鱼蚀刻液，包括硫酸(h2so4)和过氧化氢(h2o2))或磷酸(h3po4)。示例性的选择性干式蚀刻工艺可以包括使用三氯化硼(bcl3)。步骤146中的回蚀刻基本上并不蚀刻第一栅极结构280-1和第二栅极结构280-2，或者是以比蚀刻头盔层228更慢的速率蚀刻第一栅极结构280-1和第二栅极结构280-2。
104.参照图1b和图25，方法100包括步骤148，其中沉积一金属盖层(metal cap layer)288。在去除头盔层228之后，金属盖层288沉积在第一栅极结构280-1、第二栅极结构280-2、中心介电鳍片219以及分隔介电鳍片225的上方。在一些实施例中，金属盖层288可以包括钛(ti)、氮化钛(tin)、氮化钽(tan)、钨(w)、钌(ru)、钴(co)或镍(ni)，并且可以使用物理气相沉积(pvd)、化学气相沉积(cvd)或者金属有机化学气相沉积(metal organic chemical vapor deposition，mocvd)。在一实施例中，金属盖层288包括钨(w)，并且通过物理气相沉积(pvd)方式而沉积。当金属盖层288尚未被一栅极切割部件(gate cut feature)292(将在
下文描述)所分隔开时，金属盖层288电性耦合第一栅极结构280-1和第二栅极结构280-2。
105.参照图1b和图26，方法100包括步骤150，其中在栅极结构上方形成一自对准帽盖(self-aligned cap，sac)层290。在沉积金属盖层288之后，可通过化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、或合适的沉积工艺，在工件200上方沉积自对准帽盖层(sac layer)290。自对准帽盖层290可以包括氧化硅、氮化硅、碳化硅(silicon carbide)、碳氮化硅(silicon carbonitride)、氮氧化硅(silicon oxynitride)、碳氮氧化硅(silicon oxycarbonitride)、氧化铝(aluminum oxide)、氮化铝(aluminum nitride)、氧氮化铝(aluminum oxynitride)、氧化锆(zirconium oxide)、氮化锆(zirconium nitride)、氧化铝锆(zirconium aluminum oxide)、氧化铪(hafnium oxide)、或合适的介电材料。然后，进行光刻工艺和蚀刻工艺，以蚀刻沉积的自对准帽盖层290，而形成一栅极切割开口(gate cut opening)以暴露出中心介电鳍片219的顶面。
106.参照图1b和图26，方法100包括步骤152，其中在中心介电鳍片的上方形成一栅极切割部件292。此后，沉积一介电材料，并通过化学机械研磨(cmp)工艺对此介电材料进行平坦化，以在中心介电鳍片219的上方的栅极切割开口中形成栅极切割部件292。可以使用高密度等离子体化学气相沉积(hdpcvd)、化学气相沉积(cvd)、原子层沉积(ald)、或合适的沉积技术，以沉积作为栅极切割部件292的介电材料。在一些情况下，栅极切割部件292可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪，或合适的介电材料。在一些实施例中，栅极切割部件292和自对准帽盖层290可以具有不同的组成，以引入蚀刻选择性。第一介电层264和第二介电层272在抗穿通(apt)构件2080b和分隔介电鳍片225之间延伸的部分可以称为一端盖(end cap)294。如图26所示，端盖294可以具有沿着x方向的一宽度w。端盖294的宽度w可以在大约7nm至大约18nm之间。此外，第一介电层264和第二介电层272的另一部分可以在基座部分212b和分隔介电鳍片225之间延伸，并且可以被称为基座端盖(base end cap)296。基座端盖296的宽度可以是类似于端盖294的宽度。
107.图27示出了在步骤152的操作结束之后，工件200的源极/漏极区域的局部的剖面示意图。在一些实施例中，由于源极/漏极部件256的刻面生长(faceted growth)，接触蚀刻停止层258的一部分可以向下延伸到一源极/漏极部件256和一分隔介电鳍片225之间的空间中。由于下凹步骤形成了源极/漏极凹槽，源极/漏极区域中的抗穿通(apt)构件2080b可以比第一栅极结构280-1或第二栅极结构280-2下方的通道区域中的抗穿通(apt)构件2080b要来得薄，如图26所示。由于在形成内部间隔物部件254之后，是选择性地去除底部牺牲层206b和包覆层220，因此内部间隔物部件254的一部分设置在抗穿通(apt)构件2080b和分隔介电鳍片225之间。亦即，在源极/漏极区域中，抗穿通(apt)构件2080b并不与由第一介电层264或第二介电层272形成的任何端盖接合(engage)。
108.参照图26和图27。在方法100结束时，形成两个多桥通道(mbc)晶体管，且此两个多桥通道(mbc)晶体管被中心介电鳍片219分隔开来。其中一个多桥通道(mbc)晶体管由第一栅极结构280-1所控制，另一个多桥通道(mbc)晶体管则由第二栅极结构280-2所控制。在一些实施例中，这两个多桥通道(mbc)晶体管具有相同的导电类型或是不同的导电类型。例如，两个多桥通道(mbc)晶体管可以都是具有p型源极/漏极部件256和n型抗穿通(apt)构件2080b的p型晶体管。又例如，两个多桥通道(mbc)晶体管可以都是具有n型源极/漏极部件
256和p型抗穿通(apt)构件2080b的n型晶体管。因为通道构件2080与中心介电鳍片219的侧壁接触并且源自于中心介电鳍片219的侧壁，所以多桥通道(mbc)晶体管可被称为叉板状晶体管(fort-sheet transistors)或鱼骨状晶体管(fish-bone transistors)。或者，这些多桥通道(mbc)晶体管可被称为具有鱼骨状/叉板状结构的多桥通道(mbc)晶体管。
109.基于上述讨论，可以看出本公开具有多项优点。然而，应当理解的是，其他实施例可以提供额外的优点，并且并非所有优点都必须在本文中公开，并且并非所有实施例都需要有特定的优点。例如，本公开提供叉板状晶体管，其中在中心介电鳍片的任一侧上的通道构件设置在源自于中心介电鳍片的一抗穿通(apt)构件的上方。抗穿通(apt)构件下方的腔体或胶囊可以进一步的将通道构件与连接到块体基底的基座部分相隔开来。抗穿通(apt)构件和位于抗穿通(apt)构件下方的腔体可以减少通过块体基底的漏电流。
110.在一个方面，本公开提供了一种半导体结构的实施例，此半导体结构包括一第一基座部分(first base portion)和一第二基座部分(second base portion)、设置在前述第一基座部分和前述第二基座部分之间的一隔离部件(isolation feature)、位于前述的隔离部件上方的一中心介电鳍片(center dielectric fin)、位于前述的第一基座部分上方的一第一抗穿通(apt)部件、位于前述的第二基座部分上方的一第二抗穿通(apt)部件、位于前述第一抗穿通(apt)部件上方的第一通道构件堆叠(first stack of channel members)，以及位于前述第一基座部分上方的第二通道构件堆叠(second stack of channel members)。前述的中心介电鳍片设置在前述第一通道构件堆叠和前述第二通道构件堆叠之间，以及设置在前述第一抗穿通(apt)部件和前述第二抗穿通(apt)部件之间。
111.在一些实施例中，前述第一通道构件堆叠与源极/漏极部件接触，并且前述源极/漏极部件和前述第一抗穿通(apt)部件掺杂有不同导电类型的掺质。在一些实施方式中，半导体结构还可以包括设置在前述第一基座部分和前述第一抗穿通(apt)部件之间的一第一腔体(first cavity)，以及设置在前述第二基座部分和前述第二抗穿通(apt)部件之间的一第二腔体(second cavity)。前述中心介电鳍片在前述第一腔体和前述第二腔体之间延伸。在一些情况下，前述第一腔体被定义在至少一个介电层中。在一些实施例中，前述至少一个介电层包括氧化铝、氧化锆、锆铝氧化物、氧化铪、或前述的组合。在一些实施例中，半导体结构还可以包括环绕前述第一通道构件堆叠中的每一个通道构件的一第一栅极结构(first gate structure)，以及环绕前述第二通道构件堆叠中的每一个通道构件的一第二栅极结构(second gate structure)。前述第一栅极结构没有在前述第一抗穿通(apt)部件和前述第一基座部分之间延伸，并且前述第二栅极结构并没有在前述第二抗穿通(apt)部件和前述第二基座部分之间延伸。在一些情况下，前述第一栅极结构设置在前述中心介电鳍片和一分隔介电鳍片(separation dielectric fin)之间。在一些实施例中，前述第一抗穿通(apt)部件与前述中心介电鳍片接触，且前述第一抗穿通(apt)部件通过至少一个介电层而与前述分隔介电鳍片相隔开。在一些实施方式中，前述至少一个介电层的一部分在前述分隔介电鳍片和前述第一基座部分之间延伸。
112.在另一方面，本公开提供了一种半导体结构的实施例，此半导体结构包括一第一基座部分(first base portion)和一第二基座部分(second base portion)、设置在前述第一基座部分和前述第二基座部分之间的一隔离部件(isolation feature)、位于前述隔离部上方的一中心介电鳍片(center dielectric fin)、位于前述第一基座部分上方的一
第一抗穿通(apt)部件、位于前述第二基座部分上方的一第二抗穿通(apt)部件、位于前述第一抗穿通(apt)部件上方的一第一源极/漏极部件(first source/drain feature)、以及位于前述第二抗穿通(apt)部件上方的一第二源极/漏极部件(second source/drain feature)。前述中心介电鳍片设置在前述第一源极/漏极部件和前述第二源极/漏极部件之间，以及设置在前述第一抗穿通(apt)部件和前述第二抗穿通(apt)部件之间。
113.在一些实施例中，前述第一源极/漏极部件和前述第二源极/漏极部件掺杂有第一导电类型的掺质，且前述第一抗穿通(apt)部件和前述第二抗穿通(apt)部件掺杂有第二导电类型的掺质，并且第二导电类型不同于第一导电类型。在一些实施方式中，此半导体结构还可以包括设置在前述第一基座部分和前述第一抗穿通(apt)部件之间的一第一腔体(first cavity)，以及设置在前述第二基座部分和前述第二抗穿通(apt)部件之间的一第二腔体(second cavity)。前述中心介电鳍片在前述第一腔体和前述第二腔体之间延伸。在一些实施例中，前述第一腔体被定义在至少一个介电层中。在一些实施例中，前述至少一个介电层包括氧化铝、氧化锆、锆铝氧化物、氧化铪、或前述材料的组合。在一些情况下，前述第一源极/漏极部件设置在前述中心介电鳍片和一分隔介电鳍片(separation dielectric fin)之间。在一些情况下，前述第一抗穿通(apt)部件与前述中心介电鳍片接触，并且前述第一抗穿通(apt)部件通过一内部间隔物部件(inner spacer feature)而与前述分隔介电鳍片相隔开来。在一些实施方式中，前述至少一个介电层的一部分在前述分隔介电鳍片和前述第一基座部分之间延伸。
114.在又一个方面，本公开提供了一种半导体结构的制造方法的实施例，此制造方法包括在一基底上方沉积一底部牺牲层(bottom sacrificial layer)，在前述的底部牺牲层上方沉积一掺杂硅层(doped silicon layer)，在前述的掺杂硅层上方形成一堆叠，前述的堆叠包括多个牺牲层(sacrificial layers)以及与此些牺牲层交错设置的多个通道层(channel layers)，在前述的堆叠上方沉积一顶部牺牲层(top sacrificial layer)，对前述的顶部牺牲层、前述的堆叠、前述的掺杂硅层、前述的底部牺牲层和前述的基底的一部分进行图案化以形成一第一鳍状结构(first fin-shaped structure)和一第二鳍状结构(second fin-shaped structure)，在前述的第一鳍状结构和前述的第二鳍状结构之间形成一中心介电鳍片(center dielectric fin)，在前述的中心介电鳍片上形成一头盔层(helmet layer)，以及自第一鳍状结构和第二鳍状结构选择性地去除前述的顶部牺牲层。
115.在一些实施例中，此方法还可以包括在前述的第一鳍状结构和前述的第二鳍状结构的通道区域的上方形成虚置栅极堆叠(dummy gate stack)，下凹前述的第一鳍状结构和前述的第二鳍状结构的源极/漏极区域，选择性地使前述的多个牺牲层下凹以形成内部间隔物部件(inner spacer features)，形成与前述的掺杂硅层接触的一第一源极/漏极部件(first source/drain feature)，去除前述的虚置栅极堆叠，选择性地去除在前述的第一鳍状结构和前述的第二鳍状结构中的前述牺牲层和前述底部牺牲层，以释放作为通道构件的多个通道层和作为抗穿通(apt)部件的掺杂硅层，在通道构件和抗穿通(apt)部件的表面上方顺应性地沉积一第一高介电常数的介电层(first high-kdielectric layer)，以及在前述的第一高介电常数的介电层上顺应性地沉积一氧化物衬层(oxide liner)。在一些实施方式中，此方法还可以包括在前述的氧化物衬层的上方沉积一底部抗反射涂层(bottom anti-reflective coatinglayer，barclayer)，在沉积前述的底部抗反射涂层之后，对前述
的底部抗反射涂层进行回蚀刻，直到前述的底部抗反射涂层的一顶面介于抗穿通(apt)部件的顶面之间，对前述的氧化物衬层和前述的第一高介电常数的介电层进行回蚀刻，在对前述的氧化衬层和前述的第一高介电常数的介电层进行回蚀刻之后，选择性地去除前述的底部抗反射涂层以在前述的抗穿通(apt)部件下方形成一腔体(cavity)，以一第二高介电常数的介电层密封前述的腔体，以及在密封前述的腔体之后，形成一栅极结构(gate structure)以环绕各个通道构件。
116.以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的构思与范围，且他们能在不违背本发明的构思和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视权利要求所界定为准。