串行接收机及其模拟前端的制作方法

1.本发明涉及串行通信领域，特别涉及一种串行接收机及其模拟前端。


背景技术：

2.串行通信芯片是高速有线数据通信中必不可少的模块，实现了在端口数量少的情况下进行高速率的数据传输。目前，56gb/s速率以上的超高速有线串行接收机一般采用pam4(4pulse amplitude modulation，第四代脉冲幅度调制)调制方式，引入adc(analog-to-digital converter，模拟数字转换器)对于模拟前端信号进行量化。
3.目前，基于adc的超高速串行接收机结构中，模拟前端主要包括连续时间线性均衡器(continuous time linear equalization，ctle)和多通道时间交织adc两部分。在该模拟前端方案中，由于宽带adc的输入负载受采样影响动态变化，导致ctle的稳定性和带宽要求增加。为了解决该问题，通常会在ctle和adc之间增加驱动级。然而，驱动级的设计需要考虑摆幅、带宽、线性度和噪声等多重因素，造成设计难度高、功耗开销大等问题。同时，多通道时间交织adc的采样通路即便在不采样的阶段也会为驱动级带来较大的非线性寄生负载，且该负载与单通道adc采样电容的大小可比拟。


技术实现要素：

4.本发明要解决的技术问题是为了克服现有技术中基于adc的串行接收机中ctle电路面临的非线性负载大、驱动级功耗高、adc摆幅与线性度要求难以满足等的缺陷，提供一种串行接收机及其模拟前端。
5.本发明是通过下述技术方案来解决上述技术问题：
6.本发明的第一方面提供一种串行接收机的模拟前端，包括依次连接的均衡器、驱动器以及模数转换器；所述驱动器包括控制单元、开关阵列、量化单元和残差放大器，所述量化单元包括电容、切换开关和量化电路；
7.所述均衡器用于对接收的差分模拟信号进行均衡处理；
8.所述均衡器的输出端与所述开关阵列的一端连接，所述开关阵列的另一端分别与所述电容的一端、所述量化电路的差分输入端以及所述残差放大器的差分输入端连接，所述电容的另一端与所述切换开关的一端连接；所述控制单元用于控制所述开关阵列中的两个第一开关同时闭合或断开；
9.所述量化电路用于对输入的差分信号进行量化处理，并将量化结果发送至所述控制单元，所述控制单元还用于根据所述量化结果控制所述切换开关的另一端连接至与所述量化结果对应的参考电平；所述残差放大器用于对输入的差分信号与所述电容的另一端接入参考电平的差值进行放大处理；
10.所述模数转换器用于对放大后的信号进行采样。
11.可选地，所述量化电路包括第一比较器、第二比较器以及异步逻辑单元；
12.所述第一比较器的第一同相输入端和第二反相输入端以及所述第二比较器的第
一反相输入端和第二同相输入端均与所述开关阵列的另一端连接，所述第一比较器的第一反相输入端以及所述第二比较器的第二同相输入端均与第一参考电平连接，所述第二比较器的第一同相输入端以及所述第一比较器的第二反相输入端与第二参考电平连接；
13.所述异步逻辑单元的第一输入端与所述第一比较器的输出端连接，第二输入端与所述第二比较器的输出端连接，输出端与所述控制单元连接；
14.所述控制单元具体用于根据所述异步逻辑单元的输出结果控制所述切换开关。
15.可选地，所述量化电路还包括电阻阵列单元，用于对带隙基准电路生成的参考电平进行分压处理，以得到所述第一参考电平和所述第二参考电平。
16.可选地，所述电阻阵列单元包括若干个串联的电阻和第二开关，所述第二开关与至少一个电阻并联；所述控制单元还用于控制所述第二开关闭合或断开。
17.可选地，所述量化电路还包括第三比较器，第一同相输入端和第二反相输入端均与所述开关阵列的另一端连接，第一反相输入端与第三参考电平连接，第二同相输入端与第一参考电平或第二参考电平连接，输出端与所述异步逻辑单元的第三输入端连接。
18.可选地，所述模拟前端还包括依次连接的跨导放大器和跨阻放大器，串联于所述均衡器与所述驱动器之间。
19.可选地，所述驱动器的数量以及所述模数转换器的通道数量相同；所述跨阻放大器的数量为至少两个，所有跨阻放大器之间并联连接，且每个跨阻放大器的输出端与至少一个驱动器中的第一开关连接；
20.所述控制单元具体用于对与同一个跨阻放大器连接的开关阵列进行不同的控制，以使与所述跨阻放大器对应不同通道的采样时序不交叠。
21.可选地，所述驱动器的数量为四个，所述跨阻放大器的数量为两个，其中一个跨阻放大器的输出端分别与两个驱动器中的开关阵列连接，另一个跨阻放大器的输出端分别与另外两个驱动器中的开关阵列连接。
22.可选地，所述残差放大器包括开关管、第一差分开关管、第二差分开关管、第三差分开关管、第四差分开关管以及第五差分开关管；
23.所述开关管的源极接地，漏极与所述第一差分开关管的源极连接；
24.所述第一差分开关管的漏极分别与所述第二差分开关管的源极以及所述第五差分开关管的漏极连接，所述第二差分开关管的漏极与所述第三差分开关管的源极连接，所述第三差分开关管的漏极与所述第四差分开关管的漏极连接，形成所述残差放大器的输出端；所述第四差分开关管和所述第五差分开关管的源极均连接电源；
25.所述开关管、第二差分开关管、第三差分开关管、第四差分开关管以及第五差分开关管的栅极均与所述控制单元连接；所述第一差分开关管的栅极形成所述残差放大器的差分输入端；
26.所述第四差分开关管的源极和漏极之间以及所述第五差分开关管的源极和漏极之间均并联有电容。
27.本发明的第二方面提供一种串行接收机，包括第一方面所述的串行接收机的模拟前端。
28.在符合本领域常识的基础上，上述各可选条件可任意组合，即得本发明各实例。
29.本发明的积极进步效果在于：通过在均衡器和模数转换器之间设置开关阵列和量
化单元实现了前级量化，结合模数转换器的后级量化可以实现两步式量化，进一步地，通过在前级量化和后级量化之间设置残差放大器，可以实现对残差信号的放大，从而可以降低均衡器输出摆幅的要求，同时满足后级模数转换器输入摆幅要求高的需求。
30.进一步地，通过在均衡器和驱动器之间设置跨导放大器和跨阻放大器，构成了宽带电压放大电路，从而将均衡器输出摆幅的要求分解到跨阻放大器和残差放大器上。
附图说明
31.图1为本发明实施例1提供的一种串行接收机的模拟前端的结构示意图。
32.图2为本发明实施例1提供的一种串行接收机的应用场景示意图。
33.图3为本发明实施例1提供的一种驱动器与均衡器的连接结构示意图。
34.图4为本发明实施例1提供的另一种串行接收机的模拟前端的结构示意图。
35.图5为本发明实施例1提供的adc采样时序图。
36.图6为本发明实施例1提供的一种残差放大器的电路原理图。
具体实施方式
37.下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
38.实施例1
39.本实施例提供一种串行接收机的模拟前端，如图1所示，包括依次连接的均衡器、驱动器以及模数转换器adc。所述驱动器包括控制单元、开关阵列、量化单元和残差放大器，所述量化单元包括电容cs、切换开关和量化电路。
40.所述均衡器用于对接收的差分模拟信号进行均衡处理。
41.所述均衡器的输出端与所述开关阵列的一端连接，所述开关阵列的另一端分别与电容cs的一端、所述量化电路的差分输入端以及所述残差放大器的差分输入端连接，电容cs的另一端与所述切换开关的一端连接。
42.所述控制单元用于控制所述开关阵列中的第一开关同时闭合或断开。在具体实施中，所述控制单元可以根据占空比为50％的脉冲信号控制开关阵列中的两个第一开关同时闭合或断开，以将接收的差分模拟信号输入量化电路进行量化。
43.所述量化电路用于对输入的差分信号进行量化处理，并将量化结果发送至所述控制单元。所述控制单元还用于根据所述量化结果控制所述切换开关的另一端连接至与所述量化结果对应的参考电平。其中，所述切换开关的另一端可以连接至少两个参考电平，不同的量化结果对应不同的参考电平。
44.所述残差放大器用于对输入的差分信号与所述电容的另一端接入参考电平的差值进行放大处理。在一些例子中，输入的差分信号与电容的另一端接入参考电平的差值也称为残差信号，因此，对残差信号进行放大处理的放大器也称为残差放大器。
45.所述模数转换器用于对放大后的信号进行采样。其中，输入所述模数转换器的信号为经过残差放大器放大后的信号。
46.需要说明的是，串行接收机的模拟前端用于通过信道接收串行发射机发射的模拟信号，并对其进行采样。在具体实施中，上述均衡器可以为连续时间模拟均衡器ctle，上述
模数转换器可以为时间交织adc。如图2所示，连续时间模拟均衡器ctle102、驱动器103以及时间交织adc104依次连接，构成串行接收机的模拟前端101。串行接收机还包括数字后端，用于对模拟前端采样的信号进行数字处理，从而输出数据。其中，时间交织adc104基于产生的时钟信号进行采样。
47.本实施方式中，通过在均衡器和模数转换器之间设置开关阵列和量化单元实现了前级量化，结合模数转换器的后级量化可以实现两步式量化，进一步地，通过在前级量化和后级量化之间设置残差放大器，可以实现对残差信号的放大，从而可以降低均衡器输出摆幅的要求，同时满足后级模数转换器输入摆幅要求高的需求。其中，后级模数转换器的输入摆幅需求由残差放大器提供。另外，两步式量化还可以使得均衡器负载采样开关的数量减少，从而降低校准负载度，将模数转换器的采样时刻偏差仅局限在并行度较低的前级采样处。
48.为了避免后级量化的数据发生溢出现象，在具体实施中，可以设置残差信号放大后的范围不超过后级的量化范围。
49.在可选的一种实施方式中，如图3所示，上述量化电路包括第一比较器402、第二比较器403以及异步逻辑单元404。第一比较器402的第一同相输入端和第二反相输入端以及第二比较器403的第一反相输入端和第二同相输入端均与所述开关阵列的另一端连接，第一比较器402的第一反相输入端以及第二比较器403的第二同相输入端均与第一参考电平连接，所述第二比较器403的第一同相输入端以及第一比较器402的第二反相输入端与第二参考电平连接。
50.异步逻辑单元404的第一输入端与所述第一比较器402的输出端连接，第二输入端与所述第二比较器403的输出端连接，输出端与所述控制单元连接。所述控制单元具体用于根据异步逻辑单元404的输出结果控制所述切换开关。其中，异步逻辑单元用于根据第一比较器的输出结果和第二比较器的输出结果进行判决，从而得到量化结果。
51.需要说明的是，异步逻辑单元还用于在输出结果时产生时钟信号ckc，其中，第一比较器402和第二比较器403基于所述时钟信号ckc进行工作。由于串行接收机接收的模拟信号为差分信号，因此，第一比较器和第二比较器均为四输入比较器，采用两组差分输入的方式，分别连接差分输入信号、第一参考电平和第二参考电平。
52.本实施方式中，第一参考电平vrp1和第二参考电平vrn1的具体范围不同，前级的量化位数也不同，也即通过调整第一参考电平vrp1和第二参考电平vrn1可以实现不同范围的量化。
53.在可选的一种实施方式中，如图3所示，上述量化单元还包括电阻阵列单元405，用于对带隙基准电路生成的参考电平进行分压处理，以得到第一参考电平vrp1和第二参考电平vrn1。其中，带隙基准电路可以位于串行接收机的内部，也可以位于串行接收机的外部。
54.需要说明的是，可以通过调整电阻阵列单元中与带隙基准电路生成的参考电平连接的位置，实现对于输入信号范围的调整，从而实现对第一参考电平和第二参考电平的调整。在噪声因素不影响模数转换器性能的情况下，通过调整第一参考电平和第二参考电平可以改善输入残差放大器的残差信号的范围，从而改变有效输出范围。
55.在可选的一种实施方式中，上述电阻阵列单元405包括若干个串联的电阻和第二开关，所述第二开关与至少一个电阻并联；所述控制单元还用于控制所述第二开关闭合或
断开。其中，所述控制单元控制所述第二开关闭合生成的第一参考电平与控制所述第二开关断开生成的第一参考电平不同，同理，所述控制单元控制所述第二开关闭合生成的第二参考电平与控制所述第二开关断开生成的第二参考电平也不同。
56.在一个具体的例子中，电阻阵列单元405包括8个串联的电阻，控制第二开关断开，自上而下第3个电阻和第4个电阻连接的端点生成第一参考电平，自上而下第5个电阻和第6个电阻连接的端点生成第二参考电平，可以实现前级的1.5bit量化。
57.在可选的另一种实施方式中，上述量化电路还包括第三比较器，第一同相输入端和第二反相输入端均与所述开关阵列的另一端连接，第一反相输入端与第三参考电平连接，第二同相输入端与第一参考电平或第二参考电平连接，输出端与所述异步逻辑单元的第三输入端连接。
58.本实施方式中，通过设置第一比较器、第二比较器和第三比较器可以实现不同于设置第一比较器和第二比较器的前级量化。在一个具体的例子中，电阻阵列单元405包括8个串联的电阻，自上而下第2个电阻和第3个电阻连接的端点生成第一参考电平vrefa，自上而下第4个电阻和第5个电阻连接的端点生成第二参考电平vrefb，自上而下第6个电阻和第7个电阻连接的端点生成第三参考电平vrefc，第一比较器的两个输入端分别连接vrefa和vrefc，第二比较器的两个输入端分别连接vrefc和vrefa，第三比较器的两个输入端分别连接vrefb和vrefb，通过调整第一参考电平、第二参考电平以及第三参考电平可以实现前级的2bit量化。
59.需要说明的是，为了实现更高精度的量化，上述量化电路还可以包括数量更多的比较器，相应地，电阻阵列单元需要提供更多的参考电平，具体实施方式与闪烁型模数转换器(flash adc)一致。
60.在可选的一种实施方式中，所述模拟前端还包括依次连接的跨导放大器和跨阻放大器，串联于所述均衡器与所述驱动器之间。其中，跨导放大器和跨阻放大器共同构成了宽带电压放大电路，从而将均衡器输出摆幅的要求分解到跨阻放大器和残差放大器上。其中，跨导放大器用于将输入的电压信号转换为电流信号，跨阻放大器具有电阻的量纲，用于将跨导放大器输出的电流信号转换为电压信号。
61.在可选的一种实施方式中，所述驱动器的数量以及所述模数转换器的通道数量相同；所述跨阻放大器的数量为至少两个，所有跨阻放大器之间并联连接，且每个跨阻放大器的输出端与至少一个驱动器中的开关阵列连接。
62.所述控制单元具体用于对与同一个跨阻放大器连接的开关阵列进行不同的控制，以使与所述跨阻放大器对应不同通道的采样时序不交叠，从而实现通道间的隔离。
63.其中，开关阵列的并行数量可以根据均衡器的带宽与带载能力以及通道间的串扰影响进行设置。例如为了达到更高的串行通信速度以及更高速的adc采样，可以通过增加各个通道内开关阵列中第一开关的数量来降低各个通道内采样时长的要求，提高采样电路的线性度。
64.本实施方式中，利用分布式跨阻放大器为均衡器提供了分布式驱动后级负载的能力，实现了adc多通道采样的隔离，从而避免采样开关引入的电荷注入对相邻通道产生影响。
65.在可选的一种实施方式中，所述驱动器的数量为四个，所述跨阻放大器的数量为
两个，其中一个跨阻放大器的输出端分别与两个驱动器中的开关阵列连接，另一个跨阻放大器的输出端分别与另外两个驱动器中的开关阵列连接。
66.本实施方式中，利用两个跨阻放大器为均衡器提供了分布式驱动后级负载的能力，实现了adc四通道采样的隔离，从而避免采样开关引入的电荷注入对相邻通道产生影响。
67.在以图4为例的串行接收机的模拟前端中，连续时间模拟均衡器ctle102、跨导放大器203、跨阻放大器、驱动器103以及模数转换器104依次连接。在驱动器103中，开关阵列301、量化单元302以及残差放大器303依次连接。开关阵列、量化单元、残差放大器以及模数转换器的数量均为四个，从而形成adc的四通道采样，自上而下依次为第一路adc采样、第二路adc采样、第三路adc采样、第四路adc采样。其中，跨阻放大器的数量为两个，跨阻放大器206的输出端用于驱动第一路adc采样和第三路adc采样，跨阻放大器207的输出端用于驱动第二路adc采样和第四路adc采样。四路adc采样的时序如图5所示。图5中，第一路adc采样与第三路adc采样的时序相位相差90度，第二路adc采样与第四路adc采样的时序相位相差90度，实现了adc四通道采样的隔离。
68.需要说明的是，在高速时间交织adc中，级间放大器也即上述残差放大器的信号放大时间极短，若残差放大器采用闭环放大器，则需要提供数十ghz的增益带宽积，而受限于现有cmos工艺下器件的截止频率，本实施例的上述残差放大器采用开环放大器。
69.在可选的一种实施方式中，上述残差放大器采用电流型差分结构的开环放大器，具体包括开关管、第一差分开关管、第二差分开关管、第三差分开关管、第四差分开关管以及第五差分开关管。在如图6所示的残差放大器303中，第一差分开关管包括开关管506l和开关管506r，第二差分开关管包括开关管508l和开关管508r，第三差分开关管包括开关管507l和开关管507r，第四差分开关管包括开关管503l和开关管503r，第五差分开关管502包括开关管502l和开关管502r。
70.开关管501的源极接地vss，漏极与所述第一差分开关管的源极连接。所述第一差分开关管的漏极分别与所述第二差分开关管的源极以及所述第五差分开关管的漏极连接，所述第二差分开关管的漏极与所述第三差分开关管的源极连接，所述第三差分开关管的漏极与所述第四差分开关管的漏极连接，形成所述残差放大器的差分输出端outp和outn；所述第四差分开关管和所述第五差分开关管的源极均连接电源vdd。开关管501、第二差分开关管、第三差分开关管、第四差分开关管以及第五差分开关管的栅极均与所述控制单元连接；所述第一差分开关管的栅极形成所述残差放大器的差分输入端vip和vin。
71.所述第四差分开关管的源极和漏极之间以及所述第五差分开关管的源极和漏极之间均并联有电容。具体地，开关管503l的源极和漏极之间并联有电容504l，开关管503r的源极和漏极之间并联有电容504r。开关管502l的源极和漏极之间并联有电容505l，开关管502r的源极和漏极之间并联有电容505r。
72.在具体实施中，在开关管501、第二差分开关管(包括开关管508l和开关管508r)、第三差分开关管(包括开关管507l和开关管507r)关断，且第五差分开关管(包括开关管502l和开关管502r)、第四差分二极管(包括开关管503l和开关管503r)导通的情况下，电容504l、电容504r、电容505l以及电容505r的下极板被充电至高电平，残差放大器处于重置状态。在第五差分开关管(包括开关管502l和开关管502r)、第四差分二极管(包括开关管503l
和开关管503r)关断，且开关管501、第二差分开关管(包括开关管508l和开关管508r)、第三差分开关管(包括开关管507l和开关管507r)导通的情况下，残差放大器的输出端从高电平开始放电，放电速度取决于输入信号在第一差分开关管(包括开关管506l和开关管506r)上产生的下拉电流的大小。残差放大器工作时长决定了输出信号的共模大小以及残差放大器的增益。
73.本实施方式中，开环放大器具有摆幅大、带宽高、动态功耗开销小的特点。开环放大器通过第三差分管(包括开关管507l和开关管507r)接收的时钟控制信号可以实现0.5～4倍的增益放大，相较于1.5bit量化级的输入信号范围，在前后级相同参考电平的情况下，残差信号的理想范围扩大了一倍，从而满足了后级逐次逼近型adc输入摆幅高的需求，实现了将基于adc的串行接收机中对于均衡器输出摆幅的要求分步分解到跨阻放大器级和残差放大器上。
74.实施例2
75.本实施例提供一种串行接收机，包括实施例1所述的串行接收机的模拟前端。
76.本实施例提供的串行接收机可以实现实施例1中串行接收机的模拟前端相应的有益效果，在此不再赘述。
77.虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。