一种在轨实时SAR成像方法与流程

一种在轨实时sar成像方法
技术领域
1.本发明涉及sar卫星成像技术领域，特别是涉及一种在轨实时sar成像的方法。


背景技术：

2.星载合成孔径雷达(synthetic aperture radar，sar)工作轨道高、低于覆盖广，具有广阔的应用前景。传统遥感卫星需要经过星上存储、星地数传、地面接收处理多个链路环节，时间延迟长，反应速度慢，难以满足重大事件监测对卫星系统快速响应能力的需求。在轨实时sar成像技术可提高星载sar应用的实时性，发掘数据价值，满足快响需求。
3.国内星载sar系统的研究较晚，1980年才开始立项研究，在轨实时sar 成像系统目前还处于探索阶段，中国科学院电子所、中国空间技术研究院、国防科技大学、南京航空航天大学等等单位进行了在轨实时sar的探索，“遥感一号”标志了星载sar的到来，“遥感五号”用于国土资源的探测，此后hj-1c，“高分三号”，“海丝一号”等卫星的发射为国内sar领域提供了大量实测数据，促进国内sar成像技术的进一步发展。但是迄今为止，星载sar还未真正实现实时处理，还停留在地面验证阶段。
4.星载实时sar成像在军事侦察，环境监控和灾害预警等领域具有重大意义。随着更加广泛的应用领域和不断增长的技术需求，也对星载sar成像技术提出了更高的指标要求，尤其是实时性方面还有待于进一步提高，主要是受制于sar 成像处理速度慢。
5.现有技术1：中国专利cn113406624a，该专利发明了一种高分辨率星载sar高效时频率混合成像方法，通过子孔径频率叠加的思路进行子孔径图像融合，子孔径融合通过在频域内进行叠加避免了插值操作，从根本上避免了孔径融合误差。该专利主要从算法的角度提高了计算效率，并且主要解决的是孔径融合误差问题，获取更精确sar成像质量效果。
6.现有技术2：中国专利cn112330091a，该专利提供了一种星载sar成像自主任务规划方法，解决高精度小幅宽多目标成像任务下的星载sar在轨自主成像任务规划问题，根据地面目标分布特点，确定合理的目标区域观测顺序，自主进行成像任务编排，最终得到各个目标点的成像时间和成像角度，用于指导sar载荷对目标区域进行成像观测。该专利主要针对星载任务做出了智能规划，从业务层面提升了星载sar成像观测任务完成的速度，虽然对整个观测任务的速度有所提升，但并没有对成像速度有帮助，只是通过任务编排，使得资源利用率变高。
7.现有技术3：中国专利cn113268493a，该专利提供了一种高分辨率星载sar 海量数据快速预处理方法及系统，其，发明的高分辨率星载sar海量数据快速预处理方法基于少量数据的精准检测和循环外扩判决提高了帧格式检测效率，既利用精准检测方法的准确度，也利用循环外扩的高效性，同时增加了判决约束，使得帧格式检测预处理既适应和满足不同成像数据的精确检测，也满足了海量数据处理的时效性要求。该专利着眼于sar数据的预处理，对基础数据采用了少量数据的精准检测和循环外扩判决，为之后的sar数据处理步骤提供高效率的辅助，由此提高sar成像的速度，该专利仅针对成像算法之前的预处理进行了优化，没有对sar成像算法本身进行加速。
8.现有技术4：中国专利cn113156431，该专利提供了一种基于多片fpga 实现时域bp成像算法的方法，应用在了安检成像设备中，相比于cpu gpu成像速度更快、运算功耗更低。本专利与其不同之处在于：
9.应用领域：专利cn113156431是应用在安检设备，本专利是应用在卫星上
10.算法：专利cn113156431使用的是最早出现的时域bp算法，本专利使用的是频域cs算法。
11.芯片数量：本专利只使用了一片fpga芯片就完成了整个sar成像算法，而专利cn113156431使用了两片fpga。本专利的设备体积更小，功耗更小。现有技术5：《西北工业大学学报》的论文“星载sar成像与智能处理的单片多处理架构”，星载sar图像智能处理系统需对成像和多种不同任务应用进行在轨实时处理，故该论文使用专有芯片设计了一种带状tile化数据处理方案及专用多处理架构，提出了一种tile划分及多tile同步拼接策略，设计了处理单元之间数据缓存结构，极大降低片外访存带宽，支持多任务模型的并行流水执行。该架构可提高在轨遥感智能处理平台的实时性。该论文将sar成像处理与ai 图像识别做了糅合，在流程上进行了综合考量，提高了总的实时性，但是并没有针对sar成像处理的时间进行优化，sar成像的时间依然很长。
12.现有技术6：《西安电子科技大学》的论文“星载sar实时成像技术研究”，该论文从星载sar实时成像的基本工作原理出发，根据参数论证星载sar实时成像的各项指标；根据星载sar实时性和大运算量需求，设计了实时成像处理板卡；优化了cs成像算法，设计了流水线模式下ddr3 sdram工作状态的切换流程；完成了星载sar实时成像软件设计。实时性方面，该论文sar成像处理的时间在fft数据处理以及ddr3内存读写上消耗过多，无法真正解决实时问题。


技术实现要素：

13.本专利提出了一种sar成像方法，其特征在于：所述方法采用fpga芯片，所述fpga芯片上设置有大容量存储模块与成像算法模块；
14.所述大容量存储模块为hbm，所述hbm包括多个数据通道，并且每个数据通道的读写端口是分开的，可独立运行；
15.所述成像算法模块为多个，并且每一个所述成像算法模块对应所述hbm的一个数据通道，所述成像算法模块与所述hbm通过大带宽axi总线之间交互。
16.所述大容量存储模块与成像算法模块形成了并行流水的存算一体架构。
17.优选地，所述多个数据通道一共有32个。
18.优选地，所述成像算法模块采用cs算法。
19.cs算法优势在于在信号变换到二维频域之前，先初步校正所有距离单元的距离徙动曲线，使之与参考距离处的距离徙动曲线相同。这样的曲线函数仅与方位向有关，并不随距离的变化而变化，因此可以在二维频域通过简单的相位相乘完成距离徙动校正，从而避免了复杂的插值运算。
20.优选地，所述hbm用于接收原始回波数据，输出处理后的图像处理数据。
21.优选地，所述多个数据通道分为前16个通道和后16个通道。
22.根据本发明的另一个方面，还提供了一种轨实时sar成像方法，其特征在于：所述
方法包括以下步骤：
23.s1:接收原始回波数据存入所述hbm的前16个通道中进行积累，然后进行方位向傅里叶变换和补余距离徒动校正；
24.s2：将步骤s1中做完所述距离徒动校正处理的数据转置存入所述hbm的后16个通道中，对每个回波的数据进行傅里叶变换，在频域进行二次距离压缩处理和一致距离徒动校正处理，处理完毕后在进行逆傅里叶变换，距离向脉压处理；
25.s3:将步骤s2中做完距离向脉压的输出转置存入前16个通道中，存储序列如表1所示；将每一列数据复乘匹配滤波系数，并进行相位校正，接着进行逆傅里叶变换得到所述图像处理数据。
26.1)本发明的创新点在于在成像处理的各步骤中都使用了多通道并行存储和存算一体的思想。纯计算的的时间快了16倍；
27.2)本专利是从计算架构的角度来加速sar成像处理。本专利采取hbm结构，有着相比于专有芯片的普适性，摒弃了ddr这种存储架构，可减少读写带来的时间消耗，还可以缩小硬件体积；
28.3)使用了存算一体的架构，可以有效提升sar成像速度，在同样的计算资源和存储资源下，sar成像的整体速度能够提升4倍左右。
附图说明
29.图1是现有技术中cs算法的主要处理流程；
30.图2是现有技术中回波数据存储方式；
31.图3是本发明使用的hbm的ip结构；
32.图4是本发明使用的存算一体结构的fpga设计框图；
33.图5是chirp scaling算法流程示意图；
34.图6是本技术采用hbm结构的算法示意图。
35.下面对本发明进一步详细说明。但下述的实例仅仅是本发明的简易例子，并不代表或限制本发明的权利保护范围，本发明的保护范围以权利要求书为准。
具体实施例
36.下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
37.现有技术中，sar成像算法选用cs算法，cs算法是sar的频域处理方法。其原理是利用lfm信号具有大时宽带宽积的特点来实现信号时移。理论上，在较大场景和斜视情况下，线频调变标算法具有较为出色的处理效果。在星载sar有普遍应用，如图1所示，是传统的cs算法的主要处理流程。
38.如图5所示，展示了本技术为适应hbm结构而修订后的cs算法的主要计算流程
39.cs算法以方位向fft开始，以方位向ifft结束，距离向处理操作隐含其中。在整个处理过程中，cs算法只用到了两种操作：fft/ifft和复乘。总体分为五个步骤，方位向fft，chirp scaling处理，距离向处理、距离徙动矫正和香味残差处理、方位压缩，方位向ifft处理。
40.s1：方位向fft处理
41.基带回波信号可表示为：
[0042][0043]
为天线方向图加权，s0为发射信号包络，ta为方位向时间，τ为距离向时间，kr为发射信号的调频斜率，rs为目标与雷达的最短斜距。式中第一个指数项表示距离向的相位调制，第二个指数项表示方位向的相位调制。
[0044]
根据驻定相位原理，经方位向fft后，sr(τ,ta；rs)在距离－多普勒域的表达式sr(τ,fa；rs)为：
[0045][0046]
其中，c为复常数，r
fa
(fa,rs)为距离徙动在距离-多普勒域的表示：
[0047]rfa
(fa,rs)＝rs[1 cs(fa)]
[0048]ks
(fa,rs)为实际的距离向调频斜率：
[0049][0050]
式中定义的cs(fa)称为弯曲因子，由上式可知，由于不同距离处对弯曲因子的加权不同，因此不同距离处目标的距离徙动曲线也就不同。
[0051]
式中定义的α(fa,rs)称为为距离失真因子，它的存在使得不同目标回波的距离向调频斜率不一致，如果不补偿将导致距离向散焦。
[0052]
第一个指数项仍表示距离向相位调制，第二个指数项仍表示方位向相位调制。目标的距离徙动是随方位向多普勒频率fa及rs变化的函数，目标回波的距离向调频斜率也是随fa以及rs变化的函数。
[0053]
s2：chirp scaling处理
[0054]
原理为对目标回波的相位进行微调，使得距离压缩结果在位置上发生偏移，借此来调整各距离单元目标的距离徙动曲线，使之与参考距离的距离徙动曲线一致，从而可以对所有目标进行统一的距离徙动校正。
[0055]
构造chirp scaling因子：
[0056]
φ1(τ,fa；r
ref
)＝exp{-jπks(fa,r
ref
)cs(fa)
· [τ-2r
fa
(fa,r
ref
)/c]2}
[0057]ks
(fa,r
ref
)≈k(fa,rs)
[0058]
则对距离rs处的chirp scaling处理可表示为：
[0059][0060]
其中，θ
δ
(fa；rs)为chirp scaling处理引入的相位残差
[0061][0062]
τ(fa)为回波信号相位中心的变化轨迹，可表示为：
[0063]
τ(fa)＝2[rs r
refcs
(fa)]/c
[0064]
也就是说：目标在距离－多普勒域的距离徙动曲线变为：
[0065][0066]
其变化量为：
[0067][0068]
s3：距离向处理、距离徙动校正
[0069]
chirp scaling处理后，再经距离向fft，信号在二维频域(f
τ
,fa)上的表达式为：
[0070][0071]
式中，第一个指数项表示方位向相位调制及残差相位；第二个指数项表示距离向chirp调制；第三个指数项则包含了每个点目标的实际距离徙动量。相应的，cs算法的第二个相位因子为：
[0072][0073]
式中的第一项用来完成距离向处理及二次距离压缩，第二项用来完成距离徙动校正。
[0074]
s4：相位残差补偿、方位压缩
[0075]
经距离向ifft后的信号s3(τ,fa)为：
[0076][0077]
第一个指数项表示方位向chirp调制，第二个指数项表示进行chirp scaling 处理时与φ1(τ,fa；r
ref
)相乘后引入的相位残差。由此可得，cs算法的第三个相位因子为：
[0078][0079]
φ3(τ,fa)的第一项用来实现方位向匹配滤波，第二项则用来校正相位残差。
[0080]
s5：方位向ifft处理
[0081]
经方位向ifft处理完成方位压缩后的最终成像结果为：
[0082][0083]
其中，aa(ta)及ar(τ)分别为方位向处理及距离向处理后的包络。
[0084]
如图2所示，回波数据的存储方式为逐行或逐列存储在ddr中；通过上述 cs算法步骤的分析，发现cs算法中存在多次大容量内存的读写，每得到一个新的矩阵都需要一次大容量的内存读写，在cs算法中内存读写的时间占整个处理时间的一半左右。然而现有的大容量的内存架构都是基于ddr芯片的，ddr 只有一个数据口，并且读写不能同时，这大大限制了算法的并行度。
[0085]
实施例1
[0086]
高带宽存储器(hbm)技术的出现可以有效解决cs算法并行度不足的问题。 hbm技术是amd公司研发的显卡显存技术，hbm的核心是堆叠设计，向立体空间布局存储空间。传统显存的存储模式以平面分布为基础，所有存储颗粒均分布于二维平面当中，除了使用更大
容量的单颗颗粒之外，如果要扩展容量只能在 pcb上敷设更多颗粒，而hbm显存将颗粒集中一起向上延展，实现了数倍于传统显存的存储容量。
[0087]
另一方面，hbm显存在解决内存控制器瓶颈的过程中同时也引入了新的沟通机制，每一簇的hbm显存颗粒的最底层都拥有独立的base die，集成了能够管理整簇堆叠颗粒的芯片，这些芯片将与内存控制器直接沟通，可被用来收集堆叠颗粒当中的数据、并帮助内存控制器对其实施控制。每个芯片单独对颗粒进行管理，从而实现了多通道并行读写能力。
[0088]
hbm的存储架构和多通道并行读写能力和cs算法的需求相匹配，运用新的架构可大大提高算法的运行速度。本技术在fpga芯片内部集了大容量的hbm，计算资源与存储资源都在一个芯片中，通过大带宽axi总线之间交互，使用该芯片实现cs算法可以真正做到存算一体。
[0089]
如图3所示，是本发明hbm的ip，可以看到读写端口是分开的，可以同时读写，数据通道有32个之多。
[0090]
如图4所示，使用了存算一体技术，将大容量存储模块与成像算法模块部署在同一片fpga芯片中，并在架构上进行了深度耦合。
[0091]
包括gpu在内的的处理器大部分的并行的方式为数据并行，比如c6678有 8个核，8个核可以同时进行运算，但是数据确不能同时传入8个核，只能依次传输。并且在每个核的运算过程中，也很难对数据有继承性的函数间进行流水 (见附图6)。本专利将数据回波分割为了16份，并且这16分数据可以同时输入16个计算模块中。计算模块与存储模块中使用了16条并行总线，并且中间没有catch延时，充分挖掘计算过程中的并行性，带来了极大的性能提升。假设 cs算法任务中有d个数据，每个数据计算花费时间为t，则串行计算时间为d*t。如果采用并行计算，且并行单元数为p，则并行计算时间约为d*t/p，理想情况下，并行计算可以带来接近p的加速比。
[0092]
另外在cs计算模块内形成了流水，附图6中红色框内的abc代表了cs 算法的各步骤，各子步骤间不存在数据冲突和结构冲突，因此每个子步骤可以与其他子步骤同时进行。流水计算实现了任务间的并行，在同一时刻，每个任务处于不同的子任务执行阶段。理想情况下，与串行计算相比，流水计算的加速比无限接近流水级数。
[0093]
本发明将cs算法的实现流程进行了重新设计，具体步骤为：
[0094]
s1:接收原始回波数据进行积累，并进行方位向fft和补余rcmc
[0095]
本专利的步骤为将每个回波内的数据等分成16份，存入hbm的前16个通道中；
[0096]
假设一幅sar图像所需的回波数量是16384个，每个回波内有16384个数据，则存储规则如表1所示：
[0097][0098]
表1
[0099]
对上表中的每一列数据做fft，每输出一个频域数据则马上与rcmc(距离徒动校正)系数进行复乘。由于使用了16个数据通道，所以可以同时进行16 个fft和16个复乘，这样所有列完成fft的时间和rcmc处理的时间就比传统的方法快了16倍。
[0100]
s2:距离向脉冲压缩
[0101]
将上一步中做完rcmc处理的数据转置存入hbm的后16个通道中，存储序列如表2所示：
[0102][0103]
表2
[0104]
对每个回波的数据进行fft(傅里叶变换)，在频域进行src和一致rcmc处理，处理完毕后在进行ifft(逆傅里叶变换)，距离向脉压处理形成流水，由于回波分为了16分存储，所以距离脉压可以将16384个脉冲分16并行处理，比传统的距离向脉压处理快了16倍。
[0105]
s3:方位向脉压、相位校正及逆fft
[0106]
将上一步做完距离向脉压的输出转置存入前16个通道中，存储序列如表1 所示。
[0107]
将每一列数据复乘匹配滤波系数，并进行相位校正，接着进行逆fft，这3 小步同样形成流水和并行处理，同理处理时间也快了16倍。
[0108]
本发明的数据读写带宽为：400mhz*32bit*16＝200gbps(400mhz为hbm读写频率，32bit为数据的位数，16为通道数)；ddr3的数据读写带宽一般为：1600mt/s*64bit＝100gbps，由于ddr读写还要考虑一些额外的开销，所以数据读写的速率快了两倍有余。
[0109][0110]
表3
[0111]
由于传统sar成像处理过程中的数据读写的时间t1和计算的时间t2基本相同，假设t1＝t2，则
[0112]
传统sar成像处理方法的处理时间ttrad为2t1；
[0113]
本发明的提出的sar成像处理方法的处理时间tnew为9t1/16。
[0114]
tnew≈ttrad/4
[0115]
综上所述，本专利使用了存算一体技术，对sar成像算法进行了深度流水和大规模并行重构，突破了内存读写限制，将sar成像的速度提升了4倍左右。