一种用于控制半导体器件的方法与流程

1.本技术涉及半导体技术领域，尤其涉及一种用于控制半导体器件的方法。


背景技术：

2.在半导体技术的发展中，轻掺杂漏(light doping drain，ldd)金属氧化物半导体(metal oxide semiconductor，mos)器件是一种新的mos器件结构，其特点是在常规mos器件的漏源和沟道之间，加入轻掺杂区域，从而降低了沟道电场以提高mos器件的bv(breakdown voltage，击穿电压)。随着半导体工艺的不断开发，产品层数不断增加，对mos器件击穿电压的要求愈发高。鉴于此，如何进一步提高mos器件的击穿电压成为了本技术领域亟待解决的问题。


技术实现要素：

3.有鉴于此，本技术的主要目的在于提供一种用于控制半导体器件的方法。
4.为达到上述目的，本技术的技术方案是这样实现的：
5.本技术提供一种用于控制半导体器件的方法，所述方法包括：
6.形成半导体器件，所述半导体器件包括位于衬底上的栅极、分别位于所述栅极两侧的所述衬底中的源极和漏极，以及电浮动的且位于所述源极和所述漏极之间的沟道区；其中，所述源极和所述漏极中的至少一个具有重掺杂区以及位于所述重掺杂区和所述栅极之间的轻掺杂区；在所述半导体器件处于关断状态的情况下，对所述源极施加控制电压，以在源极产生空穴陷阱来提高所述轻掺杂区的浓度。
7.上述方案中，所述半导体器件包括高电压晶体管。
8.上述方案中，所述半导体器件的击穿电压大于29v。
9.上述方案中，所述控制电压小于或等于所述半导体器件的击穿电压。
10.上述方案中，所述源极与沟道结构连接；所述对所述源极施加控制电压，包括：
11.通过所述沟道结构，对所述源极施加控制电压。
12.上述方案中，所述重掺杂区和所述轻掺杂区的掺杂类型为n型。
13.本技术实施例所提供的用于控制半导体器件的方法，所述方法包括：形成半导体器件，所述半导体器件包括位于衬底上的栅极、分别位于所述栅极两侧的所述衬底中的源极和漏极，以及电浮动的且位于所述源极和所述漏极之间的沟道区；其中，所述源极和所述漏极中的至少一个具有重掺杂区以及位于所述重掺杂区和所述栅极之间的轻掺杂区；在所述半导体器件处于关断状态的情况下，对所述源极施加控制电压，以在源极产生空穴陷阱来提高所述轻掺杂区的浓度。本技术在半导体器件处于关断状态下对所述源极施加控制电压，以在源极产生空穴陷阱来俘获空穴而产生电子，从而提高所述轻掺杂区的电子浓度。如此，可以在不增加轻掺杂区的掺杂浓度的情况下，通过对源极施加控制电压来有效的提高hvmos器件的驱动能力和击穿电压。
附图说明
14.图1为本技术实施例提供的一种用于控制半导体器件的方法的实现流程示意图；
15.图2为本技术实施例提供的一种半导体器件结构示意图；
16.图3为本技术一具体示例提供的控制半导体器件的方法的示意图；
17.图4为本技术一具体示例提供的控制半导体器件的方法中电压随时间变化的曲线图；
18.图5为本技术实施例提供的电流-电压曲线；
19.图6为本技术实施例提供的电场强度分布图；
20.图7为本技术实施例提供的电流随控制电压施加时间的变化曲线图；
21.图8为本技术实施例提供的击穿电压随着ldd掺杂浓度的变化曲线图。
22.其中，上述附图包括以下附图标记：
23.200-半导体器件；21-衬底；22-栅极；23-源极；24-漏极；25-沟道；26-轻掺杂区；27-重掺杂区；28-轻掺杂漏区；31-衬底；32-栅极；33-源极；34-漏极；35-沟道；36-电容。
具体实施方式
24.下面将参照附图更详细地描述本技术公开的示例性实施方式。虽然附图中显示了本技术的示例性实施方式，然而应当理解，可以以各种形式实现本技术，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本技术，并且能够将本技术公开的范围完整的传达给本领域的技术人员。
25.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
26.附图中所示的流程图仅是示例性说明，不是必须包括所有的步骤。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
27.应当明白，空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
28.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
29.目前，高压半导体器件设计中，通常会在栅极两侧形成重掺杂区，再在重掺杂区与栅极之间通过离子注入的方式来注入形成轻掺杂区ldd，从而形成具有浓度梯度的源漏区来降低电场强度以提高击穿电压bv。然而，当高压半导体器件接入高电压打开时，若要提高其驱动能力，就需要减小轻掺杂区的掺杂浓度。因此，通过调节轻掺杂区的掺杂浓度难以平衡高压半导体器件的高驱动能力和高击穿电压的需求。
30.另一方面，在高压半导体器件中，栅极与漏极压差的增加而明显增加漏电的这一现象即为栅极感应漏极漏电(也称为栅致漏极泄漏电流，gate-induced drainleakage，gidl)。栅极感应漏极漏电已经成为影响小尺寸高压半导体器件可靠性、功耗等方面的主要原因之一。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，gidl电流引发的众多可靠性问题变得愈加严重。更具体地说，由于对于高压半导体器件，源漏极通常具有重掺杂区和轻掺杂区，使得漏端与栅极有很大的重叠处，该重叠处有较高的栅极诱生漏电流，从而使漏电流增加。
31.为此，本技术提出一种用于控制半导体器件的方法，在所述半导体器件处于关断状态的情况下，对所述源极施加控制电压，以在源极产生空穴陷阱来俘获空穴而产生电子，从而提高所述轻掺杂区的电子浓度。如此，可以在不增加轻掺杂区的掺杂浓度的情况下，通过对源极施加控制电压来有效的提高高压半导体器件的驱动能力和击穿电压。
32.图1为本技术实施例提供的用于控制半导体器件的方法的实现流程示意图。如图1所示，该用于控制半导体器件的方法的具体步骤包括：
33.步骤s101：形成半导体器件，所述半导体器件包括位于衬底上的栅极、分别位于所述栅极两侧的所述衬底中的源极和漏极，以及电浮动的且位于所述源极和所述漏极之间的沟道区；其中，所述源极和所述漏极中的至少一个具有重掺杂区以及位于所述重掺杂区和所述栅极之间的轻掺杂区；
34.步骤s102：在所述半导体器件处于关断状态的情况下，对所述源极施加控制电压，以在源极产生空穴陷阱来提高所述轻掺杂区的浓度。
35.本技术提出的一种用于控制半导体器件的方法，在所述半导体器件处于关断状态的情况下，对所述源极23施加控制电压，以在源极23产生空穴陷阱来俘获空穴而产生电子，从而提高所述轻掺杂区26的电子浓度。如此，可以在不增加轻掺杂区26的掺杂浓度的情况下，通过对源极23施加控制电压来有效的提高半导体器件的驱动能力和击穿电压。这里，可以对半导体器件的栅极施加小于或等于0v的电压使得半导体器件处于关断状态。
36.这里，以半导体器件为高压半导体器件为例进行说明。在半导体器件处于工作状态时，栅极和漏极通常施加高电压，而源极接地。而在本技术实施例中，为了提高高压半导体器件的驱动能力和击穿电压，本技术实施例中不将源极接地，而是对源极施加控制电压，以在源极产生空穴陷阱来提高所述轻掺杂区的电子浓度。所述控制电压可以小于或等于所述半导体器件的击穿电压。
37.图2为本技术实施例提供的一种高压半导体器件的结构示意图，如图2所示，所述半导体器件200包括位于衬底上21的栅极22、分别位于所述栅极两侧的所述衬底中的源极23和漏极24，以及电浮动的且位于所述源极23和所述漏极24之间的沟道区25；其中，所述源极和所述漏极中的至少一个具有重掺杂区27以及位于所述重掺杂区和所述栅极之间的轻掺杂区26。所述沟道区25电容性耦合至所述栅极22。需要说明的是，栅极22与衬底21之间还
具有一层栅极氧化层(图中未示出)，以电隔离所述栅极22与衬底21。栅极氧化层可以为热氧化层或其他合适的介质材料，例如氧化硅或高k介质材料，高k介质栅材料例如铪基氧化物，hfo2、hfsio、hfsion、hftao、hftio等中的一种或其中几种的组合。栅极22可以为单层或多层结构，例如可以为多晶硅、非晶硅或金属电极材料或他们的组合，金属电极材料可以为tin、tial、al、tan、tac、w一种或多种组合。
38.在一实施例中，形成栅极22之后，还可以在栅极22的四周形成栅极侧墙。栅极侧墙可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。
39.在3d nand存储器件的应用中，3d nand存储器件需要较高的驱动电压，其外围电路中通常包括高压mos器件和低压mos器件，也即hvmos和lvmos。其中，高压mos器件是相对于标准mos器件的源漏工作电压而言，例如在0.18um的cmos器件工艺中，标准mos器件的源漏工作电压为1.8v，而高于该标准mos器件的工作电压的，则为高压mos器件。在3d nand的应用中，高压mos器件的源漏工作电压可以为高于20v，典型地可以为25v。
40.本技术实施例的半导体器件还可以与3d nand存储器件的存储阵列分别集成与不同的衬底上，然后进行组装。
41.在本技术实施例中，半导体器件200的源极23和漏极24分别位于栅极22的两侧，从而能够在栅极22下、源极23和漏极24之间形成可导通的沟道区25。在一些实施例中，所述衬底21可以为半导体衬底。所述半导体衬底可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底、绝缘体上锗(geoi)衬底等。所示衬底21可以为p型衬底或n型衬底，衬底21中可以已经形成有阱区，为半导体器件的沟道区的形成做准备。所述阱区包括n型掺杂阱或p型掺杂阱，其中，所述n型掺杂阱或p型掺杂阱可以通过合适的掺杂工艺(例如离子注入)形成。
42.在本技术实施例中，衬底21中形成有阱区，且阱区为p型掺杂阱，对应的，衬底21可以为n型衬底。在另一实施例中，阱区包括p型阱和位于p型掺杂阱外围的n型掺杂阱，对应的，衬底21可以为p型衬底。
43.在本技术实施例中，所述半导体器件的源极23和漏极24可与高浓度的掺杂剂结合形成重掺杂区27。例如对于半导体器件为高压nmos晶体管时，用于源极/漏极的掺杂剂可以包括任何合适的n型掺杂剂，例如磷、砷、锑等，和/或其任何组合。可以通过离子注入然后进行掺杂剂活化退火来实现掺杂剂掺入。源极/漏极可以由与衬底21相同的材料制成，例如，硅。在一些实施例中，源极/漏极可以由与半导体衬底21不同的材料制成以实现高性能。例如，在硅衬底上，用于pmos晶体管的源极/漏极可以包括sige，并且用于nmos晶体管的源极/漏极可以结合有碳。源极/漏极的掺杂也可以通过在外延期间的原位掺杂来实现。优选地，本技术实施例中所述重掺杂区27的掺杂类型为n型。
44.如图2所示，源极23和漏极24为对称结构，即源极23和漏极24均具有重掺杂区27以及位于重掺杂区27和栅极22之间的轻掺杂区26。在其他变形实施例中，源区和漏区的结构可以不同，源极和漏极中的其中一个仅具有重掺杂区，另一个具有重掺杂区以及位于重掺杂区和栅极之间的轻掺杂区。轻掺杂区和重掺杂区的掺杂类型保持一致。
45.在一些实施例中，轻掺杂区26为位于栅极22和重掺杂区之间的部分ldd区28，ldd区28的注入深度较重掺杂区27的注入深度大，且ldd区28在衬底21上的正投影完全覆盖重
掺杂区27在衬底21上的正投影。当然，在其他实施例中，ldd区可以与轻掺杂区26在衬底上的正投影完全重叠。
46.本技术实施例中，所述轻掺杂区26位于所述重掺杂区27和所述栅极22之间，可以减小漏极施加有高电压时的电场，其中，可采用离子注入工艺形成轻掺杂区26，注入的离子类型与形成源极23及漏极24的离子类型相同，但二者浓度不同，所述轻掺杂区26的掺杂浓度小于所述源极23及漏极24的掺杂浓度。
47.图3为本技术一具体示例提供的控制半导体器件的方法的示意图，需要说明的是，图3以半导体器件为高压nmos器件为例进行说明。如图3所示，所述半导体器件包括位于衬底31上的栅极32、分别位于所述栅极两侧的所述衬底中的源极33和漏极34，以及与源极33连接的沟道结构35，源极33与沟道结构35之间形成电容36。需要说明的是，图3仅示出源极与沟道结构具有连接关系，不代表二者的实际位置关系。
48.图4为本技术一具体示例提供的控制半导体器件的方法中电压随时间变化的曲线图，需要说明的是，图4为图3提供的控制半导体器件的方法中电压随时间变化的曲线图。如图4所示，在t1阶段，对栅极施加电压vgate，使得高压nmos器件处于工作状态，同时对漏极和漏极施加电压v2，其中，vgate大于v2。而在此阶段下，不对沟道结构(channel)施加电压。在t2阶段，对栅极施加低电压，例如对栅极施加-1v电压，使得高压nmos器件处于关断状态，在该关断状态下，对沟道结构(channel)施加电压v1，基于沟道结构与源极之间的电容，使得源极上的电压升高至v1 v2。其中，控制电压v1大于v2，且控制电压v1小于或等于所述半导体的击穿电压，即v1的范围可以在25v-30v。换言之，在所述半导体器件处于关断状态的情况下通过沟道结构对源极施加控制电压v1，以在源极产生空穴陷阱来提高所述轻掺杂区的浓度。t3阶段与t1阶段类似，在此不再赘述。在图3和图4的具体示例中，本技术的控制方法通过沟道结构对源极施加控制电压，以在源极产生空穴陷阱俘获空穴产生更多的电子来提高轻掺杂区的浓度，而不是直接通过调整离子注入剂量来提高轻掺杂区的掺杂剂量，从而避免直接提高轻掺杂区浓度带来的半导体器件的驱动能力受到影响的问题，既能够提高半导体器件的击穿电压，又能够避免半导体器件的驱动能力受到影响，且不会额外增大半导体器件的尺寸及工艺，方法简单可行。
49.图5为本技术实施例提供的电流-电压曲线，如图5所示，曲线1为未对源极施加控制电压的高压半导体器件的电流-电压曲线，曲线2为对源极施加控制电压的高压半导体器件的电流-电压曲线，这里，电流为导通电流id，电压为漏极电压vd。从图5中可以看出：未对源极施加控制电压的高压半导体器件的漏极电压vd达到24v时即发生击穿，即未对源极施加控制电压的高压半导体器件的击穿电压约为24v；而在相同的工作条件下，对源极施加控制电压的高压半导体器件的漏极电压vd达到29v左右才会发生击穿，即对源极施加控制电压的高压半导体器件的击穿电压约为29v。相较于曲线1，曲线2对应的击穿电压提高了约5v。因此，对源极施加控制电压的高压半导体器件具有更好的耐高压性能，可以工作在电压更高的工作环境中。即对源极施加控制电压后，提高了高压半导体器件的击穿电压。
50.图6给出了不同条件下的高压半导体器件的漏极附近电场强度沿半导体衬底纵向方向的分布曲线图，横坐标为沿半导体衬底表面向半导体衬底内部的深度，纵坐标表示电场强度。如图6所示，对源极施加了控制电压(曲线2)的高压半导体器件的漏极附近的电场强度较于未对源极施加控制电压(曲线1)的高压半导体器件的漏极附近的电场强度有所降
低，从而对源极施加控制电压，能够在源极产生空穴陷阱来提高所述轻掺杂区的浓度，从而提高高压半导体器件的击穿电压。
51.在一些实施例中，所述重掺杂区和所述轻掺杂区26的掺杂类型与衬底21内的阱区的掺杂类型相反，例如重掺杂区和轻掺杂区26为n型掺杂时，衬底21为p型掺杂。
52.在一些实施例中，所述半导体器件200包括高压晶体管，所述半导体器件可以包括增强型nmos晶体管、增强型pmos晶体管、耗尽型nmos晶体管以及耗尽型pmos晶体管中的任一种。
53.在一些实施例中，所述半导体器件200的击穿电压大于29v，可用于形成3d nand存储器的驱动电路。在对存储单元进行读写和擦除操作时，能够承受足够高的操作电压。
54.图7示出了在对半导体器件施加不同大小的关态应力电压时，电流随着所施加应力时间的变化曲线图，横坐标为关态应力(off-state stress)施加时间，单位为秒(s)，纵坐标为电流，单位为安培(a)。这里，电流为漏极电流id。可以看出本技术实施例对半导体器件施加不同的关态应力电压，只要关态应力电压低于半导体器件的击穿电压(例如30v)，即使施加应力时间大于1
×
109秒，在关态应力下，高压半导体器件也不会有明显的退化，能保持良好的性能。
55.本技术实施例通过在半导体器件处于关断状态的情况下对源极施加控制电压，利用空穴陷阱俘获空穴产生更多的电子从而增加轻掺杂区的浓度，而不是通过调整离子注入设备的离子注入剂量来提高轻掺杂区的掺杂剂量，从而避免直接提高轻掺杂区浓度带来的半导体器件的驱动能力受到影响的问题，既能够提高半导体器件的击穿电压，又能够避免半导体器件的驱动能力受到影响，且不会额外增大半导体器件的尺寸及工艺，方法简单可行。图8示出了本技术实施例提供的击穿电压随着ldd掺杂浓度的变化曲线图，横坐标为ldd掺杂浓度，纵坐标为击穿电压，单位为伏(v)。如图7所示，对高压半导体器件的源极施加控制电压后，即使在ldd掺杂浓度较低时，也可获得大于29v的器件击穿电压。
56.本技术实施例中，轻掺杂区26可降低沟道端口处的掺杂浓度及掺杂浓度的分布梯度，分担漏源电压，降低沟道中漏附近的电场，提高器件的击穿电压。随着轻掺杂区电子浓度的增加，进一步有效减小最大横向电场，从而减小了碰撞电离产生的热载流子，降低了衬底电流，提高了半导体器件的击穿电压。而本技术实施例中进一步对半导体器件的源极施加控制电压，以在源极产生空穴陷阱来提高所述轻掺杂区的浓度。
57.本技术实施例所提供的用于控制半导体器件的方法，所述方法包括：形成半导体器件，所述半导体器件包括位于衬底上的栅极、分别位于所述栅极两侧的所述衬底中的源极和漏极，以及电浮动的且位于所述源极和所述漏极之间的沟道区；其中，所述源极和所述漏极中的至少一个具有重掺杂区以及位于所述重掺杂区和所述栅极之间的轻掺杂区；在所述半导体器件处于关断状态的情况下，对所述源极施加控制电压，以在源极产生空穴陷阱来提高所述轻掺杂区的浓度。本技术通过在所述半导体器件处于关断状态的情况下对所述源极施加控制电压，以在源极产生空穴陷阱来俘获空穴而产生电子，从而提高所述轻掺杂区的电子浓度。如此，可以在提高击穿电压的情况下，尽可能减小对其他关键参数例如驱动能力的影响，从而为更高集成度的工艺实现提供新的解决方案，改善了相关技术中高压器件在驱动能力和击穿电压上相互制约ldd掺杂浓度的技术瓶颈问题。
58.应理解，说明书通篇中提到的“一实施例”或“一些实施例”意味着与实施例有关的
特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一实施例中”或“在一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
59.本技术所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
60.本技术所提供的几个装置实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的装置实施例。
61.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。