存储器及其制造方法与流程

1.本发明涉及半导体技术领域，特别涉及一种存储器及其制造方法。


背景技术：

2.在存储器结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为核心存储区、边缘区域为阶梯结构(staircase，ss)，核心存储区用于形成存储单元串，堆叠层中的栅极层作为每一层存储单元的栅线(gate line，gl)，栅线通过阶梯上的接触(contact，ct)引出，从而实现堆叠式的存储器件。随着存储器堆叠层数的提高，相关技术中的存储器的结构和制备工艺存在诸多问题。


技术实现要素：

3.为解决相关技术问题，本发明实施例提出了一种存储器及其制造方法。
4.本发明实施例提供了一种存储器，包括：
5.堆叠结构；所述堆叠结构包括若干交替堆叠设置的绝缘层和栅极，所述堆叠结构的至少一侧形成有阶梯结构；所述阶梯结构的每层阶梯的顶面为栅极；
6.贯穿所述堆叠结构的栅线隔槽；所述栅线隔槽将所述堆叠结构分为两个区域；以及
7.位于每个区域中的每层阶梯上的栅极增厚结构；相邻层阶梯上的所述栅极增厚结构彼此电隔离；所述栅极增厚结构包括并列设置在每层阶梯上的连接部和第一增厚部、及覆盖所述连接部和第一增厚部的栅极增厚部；所述连接部至少设置在靠近所述栅线隔槽的一侧；
8.所述栅极和所述栅极增厚部包括第一导电材料，所述连接部包括第二导电材料，所述栅极与所述栅极增厚部通过所述连接部实现电连接。
9.上述方案中，所述区域的两侧均存在有栅线隔槽；所述连接部包括第一连接部和第二连接部，所述第一连接部和第二连接部分别设置在靠近相应侧栅线隔槽的一侧；所述第一增厚部设置在所述第一连接部和第二连接部之间。
10.上述方案中，所述区域的一侧存在有栅线隔槽；所述连接部设置在靠近所述侧栅线隔槽的一侧；所述第一增厚部设置在远离所述侧栅线隔槽的一侧。
11.上述方案中，所述存储器还包括多个栅极导电接触；所述多个栅极导电接触分别与相应层阶梯上的所述栅极增厚结构接触且电连接。
12.上述方案中，所述中间第一增厚部的材料与所述绝缘层的材料具有不同蚀刻选择比。
13.上述方案中，所述绝缘层包括第一氧化硅，所述第一增厚部包括第二氧化硅；所述第一氧化硅和所述第二氧化硅的物理参数不同。
14.上述方案中，所述第一导电材料和所述第二导电材料为相同或者不同的材料。
15.上述方案中，所述第一导电材料包括钨；所述第二导电材料的材料包括钨或多晶
硅。
16.本发明实施例又提供了一种存储器的制造方法，其特征在于，包括：
17.提供堆叠结构；所述堆叠结构包括若干交替堆叠设置的绝缘层和牺牲层，所述堆叠结构的至少一侧形成有阶梯结构；所述阶梯结构的每层阶梯的顶面为牺牲层；
18.在每层所述阶梯的顶面均依次形成层叠的第一增厚层和第二增厚层，相邻层阶梯的顶面上的所述第一增厚层和第二增厚层彼此电隔离；
19.形成贯穿所述堆叠结构的栅线隔槽；
20.去除所述牺牲层和第二增厚层，形成第一空隙；
21.在所述第一空隙中填充第一导电材料，形成栅极和栅极增厚部；
22.去除靠近所述栅线隔槽的部分所述第一增厚层，形成第二空隙；
23.在所述第二空隙中填充第二导电材料，形成电连接所述栅极与所述栅极增厚部的连接部。
24.上述方案中，所述去除靠近所述栅线隔槽的部分所述第一增厚层，包括：
25.通过所述栅线隔槽至少对所述第一增厚层进行刻蚀，以去除靠近所述栅线隔槽的部分所述第一增厚层，其中，在进行所述刻蚀的过程中，刻蚀源对所述第一增厚层的刻蚀速率大于对所述绝缘层的刻蚀速率。
26.上述方案中，所述绝缘层包括第一氧化硅，所述第一增厚层包括第二氧化硅；所述第一氧化硅和所述第二氧化硅的物理参数不同。
27.上述方案中，所述第一导电材料和所述第二导电材料为相同或者不同的材料。
28.上述方案中，所述第一导电材料包括钨；所述第二导电材料的材料包括钨或多晶硅。
29.上述方案中，所述形成层叠的第一增厚层和第二增厚层，包括：
30.形成至少覆盖所述阶梯结构的第一增厚材料层；
31.形成覆盖所述第一增厚材料层的第二增厚材料层；
32.去除每层所述阶梯侧壁的所述第一增厚材料层和第二增厚材料层，形成所述第一增厚层和第二增厚层。
33.上述方案中，在所述第一空隙中填充第一导电材料时，所述第一导电材料还覆盖所述栅线隔槽的侧壁；
34.所述方法还包括：
35.去除覆盖所述栅线隔槽侧壁的第一导电材料；其中，在去除覆盖所述栅线隔槽侧壁的第一导电材料时，所述第一空隙中靠近所述栅线隔槽的部分第一导电材料被一起去除。
36.上述方案中，在去除靠近所述栅线隔槽的部分所述第一增厚层时，靠近所述栅线隔槽的部分所述绝缘层被一起去除。
37.上述方案中，在所述第二空隙中填充第二导电材料时，所述第二导电材料还覆盖所述栅线隔槽的侧壁；
38.所述方法还包括：
39.去除覆盖所述栅线隔槽侧壁的第二导电材料。
40.上述方案中，所述方法还包括：
41.形成贯穿所述堆叠结构的沟道孔；
42.形成覆盖所述沟道孔侧壁和底部形成第一介质层；所述第一介质层的材料的介电常数大于3.9；
43.在形成有第一介质层的沟道孔中形成存储结构。
44.上述方案中，所述堆叠结构至少包括层叠的第一子堆叠结构和第二子堆叠结构；
45.所述形成贯穿所述堆叠结构的沟道孔，包括：
46.形成贯穿所述第一子堆叠结构的第一子沟道孔；
47.形成贯穿所述第二子堆叠结构的第二子沟道孔；连通的所述第二子沟道孔与所述第一子沟道孔形成所述沟道孔。
48.上述方案中，在形成电连接所述栅极与所述栅极增厚部的连接部之后，所述方法还包括：
49.在所述栅线隔槽的侧壁及底部形成第二介质层；
50.在形成有第二介质层的栅线隔槽中填充半导体材料。
51.本发明实施例提出了一种存储器及其制造方法，其中，所述存储器的制造方法包括：提供堆叠结构；所述堆叠结构包括若干交替堆叠设置的绝缘层和牺牲层，所述堆叠结构的至少一侧形成有阶梯结构；所述阶梯结构的每层阶梯的顶面为牺牲层；在每层所述阶梯的顶面均依次形成层叠的第一增厚层和第二增厚层，相邻层阶梯的顶面上的所述第一增厚层和第二增厚层彼此电隔离；形成贯穿所述堆叠结构的栅线隔槽；去除所述牺牲层和第二增厚层，形成第一空隙；在所述第一空隙中填充第一导电材料，形成栅极和栅极增厚部；去除靠近所述栅线隔槽的部分所述第一增厚层，形成第二空隙；在所述第二空隙中填充第二导电材料，形成电连接所述栅极与所述栅极增厚部的连接部。本发明各实施例中，通过在阶梯结构中的阶梯顶面暴露的栅极上形成连接部和第一增厚部、在连接部和第一增厚部上形成栅极增厚部(两层加厚层)的方法，增加栅极接触孔的蚀刻工艺窗口，降低栅极接触孔过刻蚀的风险，实现可靠的栅极引出；同时，一方面，在形成栅极增厚部的过程中，通过不形成实心的导电材料(第一导电材料或第二导电材料)的填充，而是在栅极增厚部中夹杂第一增厚部，由此避免了沉积较多的导电材料，也就避免了较多的导电材料的残留；另一方面，通过将连接部的形成与栅极增厚部的形成分为两个工艺步骤形成，每个工艺步骤形成导电材料的沉积厚度可以平衡分配，每个工艺步骤后也可以分别执行导电材料的去除，从而改善了用于形成栅极的导电材料的残留问题，如此，降低了存储器的栅极接触孔与栅极层之间错误连接、存储器的栅极漏电流的风险，提高了存储器的性能。
附图说明
52.图1a为本发明实施例提供的一种存储器的制造方法中阶梯区形成后的示意图；
53.图1b为本发明实施例提供的一种存储器的制造方法中栅线隔槽形成后的示意图；
54.图1c为本发明实施例提供的一种存储器的制造方法过程中产生缺陷的位置的示意图；
55.图2为本发明实施例提供的另一种存储器的制造方法的实现流程示意图；
56.图3a至图3e为本发明实施例提供的另一种存储器形成过程一的剖面示意图；
57.图4a至图4j为本发明实施例提供的另一种存储器形成过程二的剖面示意图；
58.图5a为图4j沿a-a截面的剖视示意图；
59.图5b为图4j沿b-b截面的剖视示意图；
60.图5c为本发明实施例提供的存储器y-z截面的剖视示意图；
61.图6a至图6h为本发明实施例提供的另一种存储器中形成过程三的剖面示意图。
62.附图标记
63.subs-衬底结构；101-衬底；102-衬垫氧化物层；103-底部多晶硅层；104-缓冲氧化物层；105-顶部多晶硅层；st-堆叠结构；201-绝缘层；202-牺牲层；203
’‑
第一增厚材料层；204
’‑
第二增厚材料层；203-第一增厚层；2031-第一增厚层第一部分；2032-第一增厚部；204-第二增厚层；205-第三介质层；ss-阶梯结构；ss-t-阶梯顶面；ss-s-阶梯侧壁；gap1-第一空隙；gap2-第二空隙；206
’‑
第一导电材料；208
’‑
第二导电材料；206-栅极；207-栅极增厚部；208-连接部；gls-栅线隔槽；gap3-第三空隙；rs-凸部；209-第二介质层；210-填充半导体材料；ct-接触；ch-沟道孔；chs-沟道结构；211-第一介质层；212-阻挡介质层；213-电荷捕获层；214-隧穿介质层；215-沟道层；216-填充层；st1-第一子堆叠结构；st2-第二子堆叠结构；217
’‑
蚀刻阻挡材料层；217-蚀刻阻挡层；ch1-第一子沟道孔；ch2-第二子沟道孔。
具体实施方式
64.为使本发明实施例的技术方案和优点更加清楚，以下结合说明书附图及具体实施例对本发明的技术方案做进一步的详细阐述。
65.在本发明实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。
66.在本发明实施例中，除非另有明确的规定和限定，半导体结构中的两层之间的“上”或“下”关系可以是两层之间直接接触，或两层通过中间层间接接触。
67.在本发明实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶面和底面之间，或者层可在连续结构顶面和底面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。
68.在本发明实施例中，空间相对术语，例如“之下”、“下方”、“下”、“上方”、“上”、“朝上”、“朝下”等在本文中为了便于描述可以描述一个元素或特征与另一个(多个)元素或(多个)特征的关系，如图中所示。空间相对术语旨在涵盖在使用或操作中的除了图中描绘的取向之外的器件的不同取向。装置可以以其它方式取向(旋转90度或在其它取向下)，并且本文所使用的空间相对描述符也可以相应地进行解释。
69.需要说明的是，为了便于描述本发明实施例中第一方向和第二方向表示为衬底平面或堆叠结构平面中的两个正交方向，也就是衬底平面或堆叠结构平面中横向延伸的两个横向表面；第三方向为垂直于衬底平面或堆叠结构平面的方向，也就是堆叠结构堆叠的的方向。第一方向表示为附图中的x方向；第二方向表示为附图中的y方向；第三方向表示为附图中的z方向。
70.实际应用中，一种在栅极上形成引出线的方法包括：在阶梯结构上形成介质层；对介质层进行刻蚀得到贯穿所述至阶梯结构的阶梯接触孔或称栅极沟道孔；阶梯结构之后在
栅极接触孔中填充导电材料后，可以形成栅极接触孔中的引出线，从而实现阶梯处栅线的引出。然而，随着存储器结构堆叠层数的增加，实际操作中，在对介质层进行刻蚀得到栅极接触孔的过程中，可能产生过刻蚀即可能穿透相应阶梯层或称栅极层，甚至延伸至相应阶梯层的下一层阶梯层或下几层阶梯层，导致不同的栅极层之间错误连接，影响器件性能。
71.在一实施例中，通过对阶梯结构中的阶梯顶面暴露的栅极层增加一层加厚层的方法，从而提高栅极接触孔蚀刻区域的栅极层厚度，增加栅极接触孔蚀刻窗口。但是，栅极层增加一层加厚层就需要沉积更多的栅极材料；由于沉积了更多的栅极材料，在形成栅极的过程中，在栅线隔槽gls拐角位置容易形成栅极材料的残留，从而导致最终形成的存储器的栅极漏电流，影响存储器的性能。
72.图1a为上述实施例提供的存储器的制造方法中阶梯区形成后的示意图。
73.上述实施例提供的存储器结构中，在衬底1subs上形成有交替堆叠的绝缘层1201和牺牲层1202的堆叠结构1st，在堆叠结构1st中形成有阶梯结构1ss，在暴露于阶梯顶面1ss-t的牺牲层1202上形成有一层增厚牺牲层1204，牺牲层1202和增厚牺牲层1204连接为一个整体。
74.图1b为上述实施例提供的存储器的制造方法中栅线隔槽形成后的示意图。
75.上述实施例提供的存储器结构中，在栅线隔槽开口形成后，将图1a中堆叠结构1st的牺牲层1202和增厚牺牲层1204替换为栅极材料形成栅极1206，在阶梯结构1ss暴露于阶梯顶面1ss-t的位置以形成具有增厚部的栅极1207，具有增厚部的栅极1207用于增大栅极接触孔蚀刻窗口，降低在对介质层进行刻蚀得到栅极接触孔的过程中产生过刻蚀的风险。
76.在阶梯顶面1ss-t上的具有增厚部的栅极1207的厚度为第一厚度1h1和第二厚度1h2之和，在堆叠结构1st中绝缘层1201间的栅极1206，所述绝缘层1201间的栅极1206具有第一厚度1h1，由于所述具有增厚部的栅极1207的厚度大于所述绝缘层1201间的栅极1206的厚度，增加的厚度为第二厚度1h2。在沉积栅极材料的时候必然以满足在阶梯顶面1ss-t的增厚部的栅极1207的工艺需求，也就是采用沉积第一的厚度1h1与第二厚度1h2之和(1h1 1h2)的栅极材料的工艺，因此这种方法需要沉积更多的栅极材料，这就为去除栅线隔槽侧壁的不需要的栅极材料的带来了困难。
77.图1c为上述实施例提供的存储器的制造方法过程中产生缺陷的位置的示意图。
78.在沉积栅极材料的工艺过程中，在栅线隔槽1gls侧壁同时也会沉积更多的栅极材料，由于沉积更多的栅极材料，在去除栅线隔槽侧壁的栅极材料的时候容易造成栅极材料的去除不净，特别是在栅线隔槽1gls拐角位置1cp即使增加了去除余量也容易形成栅极材料的残留，致使最终形成的存储器的栅极漏电流，影响存储器的性能。
79.本发明实施例提供的存储器的制造方法，通过在阶梯结构中的阶梯顶面暴露的栅极上形成连接部和第一增厚部、在连接部和第一增厚部上形成栅极增厚部(两层加厚层)的方法，增加栅极接触孔的蚀刻工艺窗口，降低栅极接触孔过刻蚀的风险，实现可靠的栅极引出；同时通过将连接部的形成与栅极增厚部的形成分为两个工艺步骤形成，可以实现无需额外增加用于形成栅极的导电材料的沉积厚度，改善了用于形成栅极的导电材料材料的残留问题，如此，降低了存储器的栅极接触孔与栅极层之间错误连接及存储器的栅极漏电流的风险，提高了存储器的性能。
80.图2为本发明实施例提供的存储器的制造方法的实现流程示意图。如图2所示，所
述存储器的制造方法包括：
81.步骤s10：提供堆叠结构；所述堆叠结构包括若干交替堆叠设置的绝缘层和牺牲层，所述堆叠结构的至少一侧形成有阶梯结构；所述阶梯结构的每层阶梯的顶面为牺牲层；
82.步骤s20：在每层所述阶梯的顶面均依次形成层叠的第一增厚层和第二增厚层，相邻层阶梯的顶面上的所述第一增厚层和第二增厚层彼此电隔离；
83.步骤s30：形成贯穿所述堆叠结构的栅线隔槽；
84.步骤s40：去除所述牺牲层和第二增厚层，形成第一空隙；
85.步骤s50：在所述第一空隙中填充第一导电材料，形成栅极和栅极增厚部；
86.步骤s60：去除靠近所述栅线隔槽的部分所述第一增厚层，形成第二空隙；
87.步骤s70：在所述第二空隙中填充第二导电材料，形成电连接所述栅极与所述栅极增厚部的连接部。
88.图3a至图3e为本发明实施例提供的另一种存储器形成过程一的剖面示意图。详细地，图3a至图3e示出了本发明实施例提供的另一种存储器中阶梯区域沿第一方向和第三方向剖面(附图中的x-z剖面)的结构形成过程的示意图。
89.请参阅图2和图3a，执行步骤s10。提供堆叠结构st；所述堆叠结构st包括若干交替堆叠设置的绝缘层201和牺牲层202，所述堆叠结构st的至少一侧形成有阶梯结构ss；所述阶梯结构ss的每层阶梯的顶面ss-t为牺牲层202。
90.实际应用中，所述绝缘层201的材料包括但不限于硅氧化物、硅氮化物、硅氮氧化物以及其它高介电常数(高k)介质；所述牺牲层202的材料包括但不限于氮化物、碳化硅、硅和硅锗。在一具体实施例中，牺牲层202可由氮化硅(sin)形成；绝缘层201可以由氧化硅(sio2)形成，从而形成的堆叠结构为氮化物-氧化物(no)叠层。在一些实施例中，绝缘层201和牺牲层202可以具有彼此相同的厚度，也可以具有彼此不同的厚度。在后续制程中，所述牺牲层202可以被去除，并在被去除后的位置处填充栅极金属材料，形成栅极206(参考下述图5a)，所述栅极206金属材料可以包括金属钨(w)。
91.实际应用时，绝缘层201和牺牲层202均可以通过物理气相沉积(physical vapor deposition，pvd)工艺、化学气相沉积(chemical vapor deposition，cvd)工艺、原子层沉积(atomic layer deposition，ald)等工艺形成。
92.实际应用中，提供堆叠结构st可以形成在衬底结构subs上，所述衬底结构subs可以具有在作为水平方向的第一方向和第二方向上延伸的主表面(附图中的x-y平面)。
93.在一些实施例中，可以根据器件的实际需求进行选择，所述衬底结构subs为复合叠层结构，包括沿第三方向(附图中的z方向)依次在衬底101上堆叠形成的衬垫氧化物层102、底部多晶硅层103、缓冲氧化物层104、顶部多晶硅层105。所述衬底101的材料可以包括硅(si)衬底、锗(ge)衬底、锗化硅(sige)衬底、绝缘体上硅(silicon-on-insulator，soi)衬底或绝缘体上锗(germanium-on-insulator，goi)衬底等；所述衬垫氧化物层102的材料可以包括氧化硅、所述底部多晶硅层103的材料可以包括多晶硅、所述缓冲氧化物层104的材料可以包括氧化硅、所述顶部多晶硅层105的材料可以包括多晶硅。实际应用时，所述衬底101上的衬垫氧化物层102、底部多晶硅层103、缓冲氧化物层104、顶部多晶硅层105均可以通过pvd工艺、cvd工艺或ald等工艺形成。这样形成的所述衬底结构subs，适用于后工序中在衬底101背面进行硅的外延生长形成硅外延层(selective epitaxial growth，seg)，以
及在衬底101背面实现公共源极(common source)的引出。
94.在实际应用中，所述堆叠结构st的至少一侧形成有阶梯结构ss；所述阶梯结构ss具有多个阶梯构成，每个阶梯包含一层氧化层201和一层牺牲层202；所述阶梯结构ss的每层所述阶梯的顶面ss-t为牺牲层202。
95.请参阅图2和图3b至图3e，执行步骤s20。在每层所述阶梯的顶面ss-t均依次形成层叠的第一增厚层203和第二增厚层204，相邻层阶梯的顶面ss-t上的所述第一增厚层203和第二增厚层204彼此电隔离。
96.在一些实施例中，所述形成层叠的第一增厚层和第二增厚层的方法包括：
97.形成至少覆盖所述阶梯结构ss的第一增厚材料层203’；
98.形成覆盖所述第一增厚材料203’的第二增厚材料层204’；
99.去除每层所述阶梯侧壁ss-s的所述第一增厚材料层203’和第二增厚材料层204’，形成所述第一增厚层203和第二增厚层204。
100.需要说明的是，所述第一增厚材料层203’可以是仅覆盖了阶梯结构ss的顶面ss-t和阶梯侧壁ss-s，也可以同时覆盖阶梯结构ss以外的其他区域的表面，这里不做具体的限定，可以依据工艺的需要对阶梯结构ss以外的区域进行选择性的覆盖。
101.参考图3b，在所述堆叠结构st上形成至少覆盖所述阶梯结构ss的第一增厚材料层203’，可以通过pvd工艺、cvd工艺或ald等工艺形成。
102.在一些实施例中，在进行所述刻蚀的过程中，刻蚀源对第一增厚材料层203’与绝缘层201、牺牲层202的刻蚀速度均不同。示例性地，牺牲层202的材料为氮化硅，绝缘层201的材料为常规型氧化硅，第一增厚材料层203’的材料为低温型氧化硅。示例性地，牺牲层202的材料为氮化硅，绝缘层201的材料为氧化硅，第一增厚材料层203’的材料为多晶硅。实际应用中，第一增厚材料层203’包括在小于500℃低温氧化工艺形成的低温型氧化硅，所述绝缘层201的材料包括在800℃至1200℃热氧化工艺形成的常规型氧化硅。例如，当采用硫酸等作为刻蚀剂进行湿法刻蚀时，低温型氧化硅具有常规型氧化硅约两到三倍的刻蚀速率。
103.实际应用中，所述第一增厚材料层203’的厚度，可以根据器件的实际需求进行选择。在一些实施例中，所述第一增厚材料层203’与所述牺牲层202可以具有相同厚度，有利于后续工艺中形成所述连接部208与所述栅极206保持同样的厚度(参考下述图5a)。
104.参考图3c，在所述第一增厚材料层203’上形成至少覆盖所述第一增厚材料层203’的第二增厚材料层204’，可以通过pvd工艺、cvd工艺或ald等工艺形成。
105.实际应用中，所述第二增厚材料层204’与所述牺牲层202的材料具有相同或者不同蚀刻选择比。可以理解的是，当所述第二增厚材料层204’与所述牺牲层202的材料具有相近的蚀刻选择比时，更便于在后续的步骤s40中一起去除。在一些实施例中，所述第二增厚材料层204’的材料与所述牺牲层202的材料相同，均为氮化硅。
106.在一些实施例中，第二增厚材料层204’包括拓扑结构氮化硅(topology structure silicon nitride，ts sin)，所述牺牲层202的材料包括常规型氮化硅(silicon nitride，sin)。例如，当采用磷酸等作为刻蚀剂进行湿法刻蚀时，ts sin材料具有sin约两到三倍的刻蚀速率。
107.在一些实施例中，所述第二增厚材料层204’包括ts sin，ts sin具有蚀刻各向异
性。示例性地，在所述阶梯侧壁ss-s上形成的ts sin与在所述阶梯顶面ss-t形成的ts sin具有不同蚀刻选择比。
108.实际应用中，所述第二增厚材料层204’的厚度，可以根据器件的实际需求进行选择。在一些实施例中，所述第二增厚材料层204’与所述牺牲层202可以具有相同厚度，有利于后续工艺中同一步骤同时形成所述栅极206和所述栅极增厚部207，保持所述栅极206和所述栅极增厚部207具有同样的厚度(参考下述图5a)。
109.参考图3d，可以通过蚀刻工艺去除每层所述阶梯侧壁ss-s的所述第一增厚材料层203’和第二增厚材料层204’，形成所述第一增厚层203和第二增厚层204。
110.这里，相邻层阶梯的顶面ss-t上的所述第一增厚层203和第二增厚层204彼此电隔离可以理解为，每层阶梯的顶面ss-t上的所述第一增厚层203、第二增厚层204与该层阶梯上一层阶梯的侧壁ss-s在第一方向上彼此间隔开。
111.在一些实施例中，由于ts sin材料还具有各向异性的刻蚀速率，例如，在所述阶梯侧壁ss-s上形成的ts sin与在所述阶梯顶面ss-t形成的ts sin具有不同蚀刻选择比。当第二增厚层204为ts sin，采用磷酸等作为刻蚀剂进行湿法刻蚀时，在所述阶梯侧壁ss-s上形成的ts sin的蚀刻速率是在所述阶梯顶面ss-t形成的ts sin的蚀刻速率约两到三倍，有利于通过蚀刻工艺选择性的去除在所述阶梯侧壁ss-s上形成的ts sin，利于第二增厚层204的形成，保持后续工艺的可调整性、稳定性。
112.实际应用中，在蚀刻所述第一增厚材料层203’和第二增厚材料层204’的过程中，采用各向异性控制，通过抓取刻蚀终点信号(endpoint signal)准确控制所述阶梯侧壁ss-s与所述阶梯顶面ss-t的刻蚀速率，实现在去除每层所述阶梯侧壁ss-s的所述第一增厚材料层203’和第二增厚材料层204’的同时，形成保留在所述阶梯顶面ss-t上的如图3d所示的所述第一增厚层203和第二增厚层204。
113.参考图3e，可以通过等高密度等离子体化学气相沉(high-density plasma chemical vapor deposition，hdpcvd)或离子体增强化学的气相沉积(plasma enhanced chemical vapor deposition，pecvd)工艺形成填充阶梯区ss的第三介质层205。实际应用中，第三介质层205包括正硅酸乙酯(teos)。
114.之后，可以通过化学机械抛光(chemical mechanical polishing，cmp)工艺对第三介质层205进行平坦化处理。
115.图4a至图4j为本发明实施例提供的另一种存储器形成过程二的剖面示意图；示例性地，图4a为图3e沿c-c剖视图。详细地，图4a至图4j为示出了本发明实施例提供的另一种存储器中栅线隔槽区域沿第二方向和第三方向剖面(附图中的y-z剖面)的结构形成过程的示意图。
116.请参阅图2和图4a至图4b，执行步骤s30。
117.参考图3e和图4a，需要说明的是，图3e和图4a为同一工艺步骤下的形成的存储器沿不同剖面方向的结构示意图：图4a为图3e沿c-c剖视图，图3e为阶梯区沿x-z剖面的结构示意图，图4a为核心区沿y-z剖面的结构示意图。
118.参考图4b，可以通过蚀刻工艺形成贯穿所述堆叠结构ss的栅线隔槽gls。实际应用中，可以用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺在所述堆叠结构st中形成多个栅线隔槽gls。
119.请参阅图2和图4b至图4c，执行步骤s40。
120.参考图4b至图4c，可以通过蚀刻工艺去除所述牺牲层202和第二增厚层204，形成第一空隙gap1。实际应用中，经由栅线隔槽gls去除堆叠结构ss中的牺牲层202和第二增厚层204以形成第一空隙gap1时，利用栅线隔槽gls作为蚀刻剂通道，采用蚀刻去除牺牲层202和第二增厚层204。蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。
121.在一些实施例中，可选用磷酸作为刻蚀剂，通过湿法刻蚀工艺去除牺牲层202和第二增厚层204。参考上述步骤s20和图3b至图3e，第二增厚层204包括ts sin，所述牺牲层202的材料包括常规型sin；例如，当采用磷酸等作为刻蚀剂进行湿法刻蚀时，ts sin材料具有正常sin约两到三倍的刻蚀速率。ts sin材料的这种特性，有利于后续工艺中，例如第二增厚层204厚度大于所述牺牲层202的厚度的情况下，在同一工艺步骤中以去除sin的工艺可以同时完全去除ts sin，有利于在除去牺牲层202的同时去除第二增厚层204，有利于后续栅极增厚层207的形成(参考下述图5a)，保持后续工艺的可调整性、稳定性。
122.请参阅图2和图4c至4e，执行步骤s50。
123.参考图4c至4e，在所述第一空隙gap1中填充第一导电材料206’，形成栅极206和栅极增厚部207。
124.在一些实施例中，在所述第一空隙gap1中填充第一导电材料206’时，所述第一导电材料206’还覆盖所述栅线隔槽的侧壁；
125.所述方法还包括：
126.去除覆盖所述栅线隔槽侧壁的第一导电材料206’；其中，在去除覆盖所述栅线隔槽侧壁的第一导电材料206’时，所述第一空隙gap1中靠近所述栅线隔槽gls的部分第一导电材料206’被一起去除。
127.参考图4c和图4d，可通过一种或多种沉积工艺在所述第一空隙gap1中形成第一导电材料206’，该工艺包括但不限于pvd工艺、cvd工艺、ald工艺或其任何组合。例如，可以通过原子层沉积工艺形成第一导电材料206’。
128.在一些实施例中，所述第一导电材料206’包括钨。
129.在一些实施例中，在所述第一空隙gap1中填充第一导电材料206’时，所述第一导电材料206’还覆盖所述栅线隔槽的侧壁；覆盖所述栅线隔槽的侧壁的所述第一导电材料206’的厚度为第四宽度w4。
130.参考图4d和图4e，可以通过蚀刻工艺去除去除覆盖所述栅线隔槽侧壁的第一导电材料206’，形成保留在所述堆叠结构st中所述栅极206和所述阶梯结构的顶面ss-t的栅极增厚部207。所述栅极增厚部207与所述阶梯的顶面ss-t的栅极206在第三方向上被第二增厚层204彼此间隔开；栅极增厚部207与所述阶梯的侧壁ss-s在第一方向上彼此间隔开(参考下述图5a)。
131.实际应用中，采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺实现去除覆盖所述栅线隔槽侧壁的第一导电材料206’。
132.参考图4d和图4e，在一些实施例中，在去除覆盖所述栅线隔槽侧壁的第一导电材料206’时，所述第一空隙gap1中的部分第一导电材料206’被一起去除，形成了第三空隙gap3，所述第三空隙gap3具有第三宽度w3。由于在去除覆盖所述栅线隔槽侧壁的第一导电材料206’的去除量为第四宽度w4与第三宽度w3之和，这种工艺相对于只有第四宽度w4的去
除量的工艺增加了额外的第三宽度w3的去除量，保证了在覆盖所述栅线隔槽侧壁的第一导电材料206’被除去干净，解决了所述第一导电材料206’的残留问题，防止最终形成的存储器的栅极漏电流，保证存储器的性能。同时，控制覆盖所述栅线隔槽侧壁的第一导电材料206’去除量控制为第三宽度w3，使得第三宽度w3在工艺控制范围内，第三宽度w3可以是0-0.5倍的第四宽度w4；使得第三宽度w3在工艺控制范围内，可以防止实际形成的所述第三空隙gap3的宽度过大，导致后续工艺形成的连接部207时需要沉积更多的第二导电材料208’，最终会增加第二导电材料208’在栅线隔槽gls中的残留的风险，影响存储器的性能。
133.请参阅图2和图4e至图4f，执行步骤s60。
134.参考图4e至4f，去除靠近所述栅线隔槽gls的部分所述第一增厚层203，形成第二空隙gap2。所述第一增厚层203包括靠近所述栅线隔槽gls部分的第一增厚层第一部分2031和远离所述栅线隔槽gls部分的第一增厚部2032(参考上述图4e)，去除所述第一增厚层第一部分2031后形成第二空隙gap2。
135.在一些实施例中，可以通过蚀刻工艺去除所述第一增厚层第一部分2031，形成第二空隙gap2。实际应用中，经由栅线隔槽gls去除所述第一增厚层第一部分2031以形成第二空隙gap2时，利用栅线隔槽gls作为蚀刻剂通道，蚀刻去除所述第一增厚层第一部分2031。蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。
136.在一些实施例中，可选用硫酸作为刻蚀剂，通过湿法刻蚀工艺去除所述第一增厚层第一部分2031和部分所述绝缘层201。
137.在一些实施例中，在去除靠近所述栅线隔槽gls的部分所述第一增厚层203时，靠近所述栅线隔槽gls的部分所述绝缘层201被一起去除。
138.在一些实施例中，去除靠近所述栅线隔槽gls的部分所述第一增厚层203，形成第二空隙gap2时，所述绝缘层201的部分材料被一起去除，所述绝缘层201与所述栅极206沿第三方向上构成的平面为凹凸不平的平面，优选的形成所述绝缘层201与所述栅极206在沿第三方向上齐平。
139.在一些实施例中，所述去除靠近所述栅线隔槽gls的部分所述第一增厚层203，包括：
140.通过所述栅线隔槽gls至少对所述第一增厚层203进行刻蚀，以去除靠近所述栅线隔槽gls的部分所述第一增厚层203，其中，在进行所述刻蚀的过程中，刻蚀源对所述第一增厚层203的刻蚀速率大于对所述绝缘层202的刻蚀速率。
141.在一些实施例中，所述绝缘层201包括第一氧化硅，所述第一增厚层203包括第二氧化硅；所述第一氧化硅和所述第二氧化硅的物理参数不同。所述的物理参数包括密度、晶粒度、介孔尺寸、介电常数等，所述第一氧化硅和所述第二氧化硅的物理参数不同最终表现为包括蚀刻速率不同。示例性地，第一氧化硅的材料为常规型氧化硅，第二氧化硅的材料为低温型氧化硅(可以参阅上述关于图3b的相关描述)。
142.在一些实施例中，参考上述步骤s20和图3b至图3e，第一增厚层203包括低温型氧化硅，所述绝缘层201的材料包括常规型氧化硅。例如，当采用硫酸等作为刻蚀剂进行湿法刻蚀时，低温型氧化硅具有常规型氧化硅约两到三倍的刻蚀速率。
143.在一些实施例中，利用低温型氧化硅具有常规型氧化硅约两到三倍的刻蚀速率的这种特性，有利于在形成第二空隙gap2同时，部分所述绝缘层201被去除，达到所述绝缘层
201与所述栅极206沿第三方向上构成的平面为非明显凹凸不平的平面，优选的形成所述绝缘层201与所述栅极206在沿第三方向上齐平，有利于后续形成连接部208的工艺制造。
144.请参阅图2和图4f至图4h，执行步骤s60。
145.在所述第二空隙gap2中填充第二导电材料208’，形成电连接所述栅极206与所述栅极增厚部207的连接部208。
146.参考图4f至图4g，可通过一种或多种沉积工艺在所述第二空隙gap2中形成第二导电材料208’，该工艺包括但不限于pvd工艺、cvd工艺、ald工艺或其任何组合。例如，可以通过原子层沉积工艺形成第二导电材料208’。
147.在一些实施例中，基于两个工艺步骤沉积的所述第一导电材料206’和所述第二导电材料208’为相同或者不同的材料。实际应用中，所述第一导电材料的材料206’包括钨，所述第二导电材料的材料208’包括钨或掺杂多晶硅。
148.在一些实施例中，在所述第二空隙gap2中填充第二导电材料208’时，所述第二导电材料208’还覆盖所述栅线隔槽的侧壁。覆盖所述栅线隔槽的侧壁的所述第二导电材料208’的厚度第五宽度w5(参考图4g)。
149.参考图4g至图4h，在一些实施例中，在所述第二空隙gap2(参考图4f)中填充第二导电材料208’时，所述第二导电材料208’还覆盖所述栅线隔槽gls的侧壁(参考图4g)；
150.所述方法还包括：
151.去除覆盖所述栅线隔槽侧壁的第二导电材料208’。
152.可以通过蚀刻工艺去除去除覆盖所述栅线隔槽侧壁的第二导电材料208’，形成保留在所述第二空隙gap2中连接部208。其中，所述连接部208在一个截面视图中，具体的，在y-z截面的剖视示意图(即图4h)中显示将栅极206与栅极增厚部207接触且电连接；所述连接部208在另一个截面视图中，具体的，在x-z截面的剖视示意图(即下文图5a)中显示将栅极206与栅极增厚部207接触且电连接。
153.在一些实施例中，在去除覆盖所述栅线隔槽侧壁的第二导电材料208’时，保证所述第三空隙gap3中的第二导电材料208’被一起去除，形成了填充在第二空隙gap2的连接部208。
154.实际应用中，可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺实现去除覆盖所述栅线隔槽侧壁的第二导电材料208’。
155.参考图4h，由于连接部208靠近所述栅线隔槽gls，且第二空隙gap2(参考图4f)的宽度为第二宽度w2小于第一空隙gap1(参考图4c)的第一宽度w1，用于填充第二空隙gap2的导电材料相对于用于填充第一空隙gap1的电材料要少，也就说是，形成所述连接部208的导电材料填充量小于形成所述栅极206或栅极连接部207的导电材料填充量，形成所述连接部208相对于形成所述栅极206或栅极连接部207更容易，所需要的导电材料填充更少。相对来说，就减少了在所述栅线隔槽侧壁的形成的第二导电材料208’的填充量。第二宽度w2的填充量的工艺相对于第一宽度w1的填充量的工艺减少了额外的填充量(第一宽度w1的填充量减去第二宽度w2的填充量)，从而减少了在所述栅线隔槽侧壁的形成的第二导电材料208’(参考图4g)的去除量。保证了在覆盖所述栅线隔槽侧壁的第二导电材料208’被除去干净，解决了所述第二导电材料208’的残留问题，防止最终形成的存储器的栅极漏电流，保证存储器的性能。同时，控制覆盖所述栅线隔槽侧壁的第二导电材料208’去除量控制在第五宽
度w5(参考图4g)或者在第五宽度w5基础上加上工艺控制余量(未示出)，所述工艺控制余量(未示出)可以是0-0.5倍的第五宽度w5；防止形成保留在所述第二空隙gap2中连接部208被过刻蚀，导致连接部208的宽度小于第二宽度w2，导致最终形成的存储器的栅极增厚部207与栅极206的电连接不良的问题，从而保证存储器的性能。
156.参考图4i，在一些实施例中，在形成电连接所述栅极206与所述栅极增厚部207的连接部208之后，所述方法还包括：
157.在所述栅线隔槽gls侧壁及底部形成第二介质层209；
158.在形成有第二介质层的栅线隔槽gls中填充半导体材料210。
159.在一些实施例中，所述栅线隔槽gls的侧面和底部上覆盖有第二介质层209，所述第二介质层209中填充有半导体材料210。实际应用中，第二介质层209用于绝缘，材料可以包括绝缘的材料，如氧化硅。在第二介质层209中填充的半导体材料210可以包括半导体材料，如多晶硅，所述半导体材料210为浮置状态，可以达到屏蔽、抗干扰的效果。
160.参考图4j，在一些实施例中，在形成所述栅线隔槽gls中形成第二介质层209，在所述第二介质层中填充半导体材料210之后，所述方法还包括：
161.在所述阶梯结构ss中所述栅极增厚部207上的第三介质层205中形成接触ct。
162.在一些实施例中，在对第三介质层205进行刻蚀形成栅极接触孔(未示出)，栅极接触孔(未示出)贯穿第三介质层205至栅极增厚层207，形成栅极增厚层207的栅极接触孔(未示出)。在栅极接触孔(未示出)内沉积填充导电材料形成接触ct，接触ct作为栅极206的引出线。
163.在一些实施例中，栅极206通过连接部208、栅极增部207电连接至接触ct，形成了栅极206的经由接触ct的引出。
164.图5a和图5b分别为图4j沿a-a和b-b剖视图；图5c为y-z截面的剖视示意图，详细的，图5c示出了存储器中相邻两个栅线隔槽gls之间的剖面结构信息。进一步地，从多个不同的截面的剖视示意图中描述了栅极206的引出结构。
165.参考图5a和图5b，在x-z截面的剖视示意图中，栅极206在暴露在阶梯顶面ss-t的部分的通过与靠近栅线隔槽gls附近的连接部208形成电连接；参考图5c，在y-z截面的剖视示意图，靠近栅线隔槽gls附近的连接部208与栅极增厚部207电连接，栅极增厚部207与接触ct电连接，进而形成了栅极206通过连接部208、栅极增部207的经由接触ct的引出。
166.图6a至图6h为本发明实施例提供的另一种存储器形成过程三的剖面示意图。详细地，图6a至图6h示出了本发明实施例提供的另一种存储器中核心区的沟道孔沿第二方向和第三方向剖面(附图中的y-z剖面)或第一方向和第三方向(附图中的x-z剖面)结构形成过程的示意图。
167.在一些实施例中，所述堆叠结构st至少包括第一子堆叠结构st1和第二子堆叠结构st2；
168.所述形成贯穿所述堆叠结构st的沟道孔ch，包括：
169.形成贯穿所述第一子堆叠结构st1的第一子沟道孔ch1；
170.形成贯穿所述第二子堆叠结构st2的第二子沟道孔ch2；连通的所述第二子沟道孔ch2与所述第一子沟道孔ch1形成所述沟道孔ch。
171.参阅图6a，在衬底上形成第一子堆叠结构st1，提供衬底结构subs以及在衬底结构
subs上形成的若干交替堆叠设置的绝缘层201和牺牲层202构成的第一子堆叠结构st1，所述衬底结构subs和所述第一子堆叠结构st1的形成过程可以请参阅上述图2和图3a，执行步骤s10中堆叠结构st的形成方法及其构成，此处不在赘述。
172.参阅图6b，形成贯穿所述第一子堆叠结构st1的第一子沟道孔ch1。可以通过蚀刻工艺形成贯穿所述堆叠结构st1的第一子沟道孔ch1。实际应用中采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺在所述堆叠结构ss中形成多个第一子沟道孔ch1。
173.参阅图6c，在第一子沟道孔ch1形成蚀刻阻挡材料层217’。可以通过等离子体增强化学的气相沉积工艺形成填充第一子沟道孔ch1的蚀刻阻挡材料层217’。实际应用中，蚀刻阻挡材料层217’包括碳或多晶硅。
174.参阅图6d，可以通过化学机械抛光工艺对蚀刻阻挡材料层217’进行平坦化处理，去除在所述第一子沟道孔ch1顶面的绝缘层201表面的蚀刻阻挡材料层217’，形成填充于第一子沟道孔ch1内的蚀刻阻挡层217。
175.参阅图6e，在所述第一子堆叠结构st1上形成第二子堆叠结构st2，在第一子堆叠结构st1上形成的若干交替堆叠设置的绝缘层201和牺牲层202构成的第二子堆叠结构st2，所述第二子堆叠结构st2的形成过程可以请参阅图2和图3a，执行步骤s10中所述堆叠结构st包括若干交替堆叠设置的绝缘层201和牺牲层202的形成方法及其构成，此处不在赘述。
176.参阅图6f，形成贯穿所述第二子堆叠结构st2的第一子沟道孔ch2。可以通过蚀刻工艺形成贯穿所述堆叠结构st2的第二子沟道孔ch2。实际应用中采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺在所述堆叠结构ss中形成多个第二子沟道孔ch2。
177.去除填充于第一子沟道孔ch1内的蚀刻阻挡层217。形成贯穿所述第二子堆叠结构st2的第二子沟道孔ch2；连通的所述第二子沟道孔ch2与所述第一子沟道孔ch1形成所述沟道孔ch。
178.参阅图6g至6h，在沟道孔ch中形成沟道结构chs。
179.在一些实施例中，所述堆叠结构st还包括：
180.形成有贯穿堆叠结构st的沟道孔ch，所述沟道孔ch孔壁上形成有第一介质材料层211，所述第一介质材料层211的介电常数范围为大于3.9；在所述第一介质材料层211的沟道孔ch中形成存储结构。
181.参阅图6g，在一些实施例中，沟道孔ch形成时，形成有第一介质材料层211，所述第一介质材料层211覆盖所述沟道孔ch的侧壁和底面。也就是在onop薄膜与沟道孔孔侧壁和底面之间形成有第一介质材料层211，第一介质材料层211具有比sio2(k～3.9)更大的介电常数的介电材料，用于保证栅介质厚度足够厚、减小漏电流、降低杂质扩散。
182.假设，沟道孔ch形成时，不形成有第一介质材料层211，也就是在onop薄膜与沟道孔孔侧壁和底面之间不形成有第一介质材料层211，那么第一介质材料层211就会在后续工序中形成，例如在执行步骤s40后，在执行步骤s50前，需要形成第一介质材料层211，此时形成的第一介质材料层211包裹与绝缘层201和第一增厚层203表面，而包裹于第一增厚层203表面的第一介质材料层211阻挡了后续工艺中对第一增厚层第一部分2031的蚀刻，导致无法形成第二间隙gap2或者即使形成第二间隙gap2也不能去除第二间隙gap2空间里的第一
介质材料层211，最终导致不能形成连接部208或者形成连接部208被第一介质材料层211隔离，导致第一介质材料层211切断连接部208与栅极206、连接部208与栅极增厚部207之间的电流通道。所以，在沟道孔ch形成时，形成有第一介质材料层211，也就是在onop薄膜与沟道孔孔壁之间形成有第一介质材料层211是有必要的。
183.参阅图6h，在一些实施例中，所述沟道结构chs包括沿所述沟道孔孔径向方向依次层叠设置的第一介质材料层211、阻挡介质层212，电荷捕获层213，遂穿介质层214，沟道层215，填充层216。实际应用中，第一介质材料层211、阻挡介质层212，电荷捕获层213，遂穿介质层214，沟道层215是沿着存储沟道孔的侧壁和底表面按该顺序依次形成的。第一介质材料层211用于保证栅介质厚度足够厚、减小漏电流、降低杂质扩散，材料具有比sio2(k～3.9)更大的介电常数的介电材料，包括ta2o5(k～26)、tio2(k～80)、zro2(k～25)、al2o3(k～9)、hfsiox(k～4-25)和hfo2(k～25)；阻挡介质层212用于阻挡所述存储层中的电荷流出，材料可以为氧化硅；电荷捕获层213用于捕获并存储电荷，材料可以为氮化硅；来自沟道层215中的电子可通过隧穿介质层214隧穿至电荷捕获层213中，隧穿介质层214的材料可以为氧化硅；沟道层215材料可以为多晶硅；填充层216可以是氧化硅，也可以是多晶硅，相当于此处填充层为沟道层215一样的材料所替代。在一些具体实施例中，阻挡介质层212、电荷捕获层213、遂穿介质层214和沟道层215被称为onop薄膜。
184.需要说明的是，图6a至图6f示出了本发明实施例提供的存储器中的沟道孔ch分两次分别刻蚀出第一子沟道孔ch1和第二子沟道孔ch2，第一子沟道孔ch1与第二子沟道孔ch2连通而形成；不应理解为对沟道孔ch的形成工艺进行的限制。实际应用中，形成沟道孔ch的工艺并不限于此，可以根据实际需要进行选择。
185.沟道孔ch还可以是一次刻蚀形成的沟道孔ch，其详细步骤与图6a至图6b的步骤类似，此处不再赘述，仅简述形成过程中的关键步骤：具体地，在衬底上形成堆叠结构st，提供衬底结构subs以及在衬底结构subs上形成的若干交替堆叠设置的绝缘层201和牺牲层202构成的堆叠结构st；形成贯穿所述堆叠结构st的沟道孔ch。沟道孔ch形成后，在沟道孔ch中形成沟道结构chs，其详细步骤与上述图6g至6h的步骤类似，此处不再赘述。
186.需要说明的是，尽管在此描述了存储器的示例性形成方法，但可以理解的是，一个或多个步骤可以从这一存储器的形成过程中被省略。例如，实际应用中，在进行刻蚀工艺前生成相应的掩膜层等。
187.基于上述存储器的制造方法，本发明实施例还提供了一种存储器，参考上述图5a至图5c，所述存储器包括：
188.堆叠结构st；所述堆叠结构st包括若干交替堆叠设置的绝缘层201和栅极206，所述堆叠结构的至少一侧形成有阶梯结构ss；所述阶梯结构ss的每层阶梯的顶面ss-t为栅极206；
189.贯穿所述堆叠结构st的栅线隔槽gls；所述栅线隔槽gls将所述堆叠结构st分为两个区域；以及
190.位于每个区域中的每层阶梯上的栅极增厚结构；相邻层阶梯上的所述栅极增厚结构彼此电隔离；所述栅极增厚结构包括并列设置在每层阶梯上的连接部208和第一增厚部2032、及覆盖所述连接部208和第一增厚部2032的栅极增厚部207；所述连接部至少设置在靠近所述栅线隔槽gls的一侧；
191.所述栅极206和所述栅极增厚207部包括第一导电材料206’，所述连接部208包括第二导电材料208’，所述栅极206与所述栅极增厚部207通过所述连接部208实现电连接。
192.在一些实施例中，所述区域的两侧均存在有栅线隔槽gls；所述连接部208包括第一连接部和第二连接部，所述第一连接部和第二连接部分别设置在靠近相应侧栅线隔槽gls的一侧；所述第一增厚部2032设置在所述第一连接部和第二连接部之间。
193.在一些实施例中，所述区域的一侧存在有栅线隔槽gls；所述连接部208设置在靠近所述侧栅线隔槽gls的一侧；所述第一增厚部2032设置在远离所述侧栅线隔槽gls的一侧。
194.在一些实施例中，所述存储器还包括多个栅极导电接触ct；所述多个栅极导电接触ct分别与相应层阶梯上的所述栅极增厚结构接触且电连接。
195.参考图5b和图5c，在实际应用中，所述栅极增厚部207与所述阶梯的顶面ss-t所在的栅极206在第三方向上被连接部208电连接。具体的，所述连接部208被所述第一增厚部2032分隔为第一连接部和第二连接部，也就是所述第一增厚部2032设置在所述第一连接部和第二连接部之间或者所述第一增厚部2032设置在所述第一连接部一侧、且所述第一增厚部2032远离栅线隔槽gls且所述第一连接部靠近栅线隔槽gls；所述栅极增厚部207覆盖所述连接部208被所述第一增厚部2032，这样形成了栅极增厚结构，所述栅极增厚结构包括：所述栅极增厚部207、连接部208、所述第一增厚部2032，起到所述栅极增厚部207电连接至连接部208、连接部208电连接至栅极206的作用，有利于后续工艺中将栅极导电接触ct连接于所述栅极增厚结构的栅极增厚层，用于所述栅极206的引出。
196.在一些实施例中，阶梯的顶面ss-t所在的栅极206上形成有第一增厚部2032和连接部208，在所述第一增厚部2032和连接部208上形成有所述栅极增厚部207，相当于在所述阶梯的顶面ss-t所在的栅极206上形成有两层增厚层，也就是在具有第一厚度h1的所述栅极206上形成有具有第三厚度h3的所述第一增厚部2032和连接部208，以及具有第二厚度h2的所述栅极增厚层。实际应用中，这样的多层增厚结构的层数根据器件的实际需求进行选择，并不局限于形成有两层增厚层；同时可以根据器件的实际需求进行选择不同的第二厚度h2和/或第三厚度h3，这样，通过多层增厚结构的层数和每层增厚层的厚度的不同选择，可以极大的增加蚀刻栅极接触孔(未示出)的工艺窗口，有利于后续工艺中接触ct的形成；避免了可能穿透栅极206甚至导致不同的栅极层之间错误连接，影响存储器的性能。
197.在一些实施例中，所述中间第一增厚部2032的材料与所述绝缘层201的材料具有不同蚀刻选择比。
198.在一些实施例中，所述绝缘层201包括第一氧化硅，所述第一增厚部2032包括第二氧化硅；所述第一氧化硅和所述第二氧化硅的物理参数不同。
199.在一些实施例中，所述第一导电材料206’和所述第二导电材料208’为相同或者不同的材料。
200.在一些实施例中，所述第一导电材料206’包括钨；所述第二导电材料208’的材料包括钨或多晶硅。
201.需要说明的是，本发明实施例提供的存储器的各组成部件在前述步骤s10至步骤s70中已体现，此处不再赘述。
202.需要说明的是，本发明实施例中提到的存储器可以包括三维nand型存储器。
203.另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
204.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。