存储装置及其操作方法与流程

存储装置及其操作方法
1.相关申请的交叉引用
2.本技术要求于2020年10月20日提交的申请号为10-2020-0136166的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
3.本公开涉及一种电子装置，并且更特别地，涉及一种存储装置及其操作方法。


背景技术：

4.存储装置是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可包括存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置可分为易失性存储器装置和非易失性存储器装置。
5.易失性存储器装置可以是仅在供应电力时存储数据并且在切断电力供应时丢失所存储的数据的装置。易失性存储器装置可包括静态随机存取存储器(sram)、动态随机存取存储器(dram)等。
6.非易失性存储器装置是即使切断电力也不丢失数据的装置。非易失性存储器装置包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪速存储器等。


技术实现要素：

7.本公开的实施例提供了一种具有提高的物理地址获得速度的存储装置及其操作方法。
8.根据本公开的实施例，一种存储装置可包括：非易失性存储器装置，被配置成存储映射数据，映射数据包括多个映射段，多个映射段包括由主机提供的逻辑地址与物理地址之间的映射信息；易失性存储器装置，包括第一映射高速缓存区域和第二映射高速缓存区域，第一映射高速缓存区域临时存储由映射条目配置的映射数据，每个映射条目对应于一个逻辑地址，第二映射高速缓存区域临时存储由映射索引配置的映射数据，每个映射索引对应于多个逻辑地址；以及存储器控制器，被配置成：响应于从主机输入的操作请求，从第一映射高速缓存区域中获得与操作请求的逻辑地址相对应的物理地址；当第一映射高速缓存区域中不存在与操作请求的逻辑地址相对应的物理地址时，从第二映射高速缓存区域中获得与操作请求的逻辑地址相对应的物理地址；并且响应于操作请求，控制非易失性存储器装置对所获得的物理地址执行操作。
9.根据本公开的实施例，一种存储装置可包括：非易失性存储器装置，包括映射数据块和普通块；易失性存储器装置，包括第一映射高速缓存区域和第二映射高速缓存区域，第一映射高速缓存区域以第一映射单位临时存储映射数据块中存储的多个映射段中的一些中包括的映射数据，第二映射高速缓存区域以第二映射单位临时存储从第一映射高速缓存区域中移除的映射段中包括的映射数据；以及存储器控制器，被配置成从第一映射高速缓
存区域和第二映射高速缓存区域中的一个中获得与操作请求中包括的逻辑地址相关的物理地址，并且基于所获得的与操作请求中包括的逻辑地址相关的物理地址，控制非易失性存储器装置执行与操作请求相对应的操作，其中与第一映射单位相对应的数据的大小小于与第二映射单位相对应的数据的大小。
10.根据本公开的实施例，一种存储系统可包括：存储介质，被配置成在存储介质中存储多个映射段，每个映射段由多个映射条目配置，每个映射条目与物理地址相关；第一高速缓存，被配置成在第一高速缓存中高速缓存来自存储介质的一个或多个第一映射段；第二高速缓存，被配置成在第二高速缓存中高速缓存来自第一高速缓存的一个或多个第二映射段，每个第二映射段由多个映射组配置，每个映射组与多个物理地址相关；以及控制器，被配置成通过按照第一高速缓存、第二高速缓存和存储介质的顺序搜索包括所请求的逻辑地址的映射条目和映射组中的任意一个来控制存储介质执行操作，并且从第一高速缓存中逐出第一映射段之中的一个或多个，以通过将所逐出的第一映射段转换成第二映射段来将所逐出的第一映射段高速缓存到第二高速缓存中。
11.根据本技术，提供了一种具有提高的物理地址获得速度的存储装置及其操作方法。
附图说明
12.图1是示出根据本公开的实施例的存储装置的示图。
13.图2是示出图1的非易失性存储器装置的示图。
14.图3是示出图2的存储块中的任意一个的结构的示图。
15.图4是示出图1的易失性存储器装置中包括的第一映射高速缓存区域中存储的映射数据的示图。
16.图5是示出将映射数据存储在第二映射高速缓存区域中的操作的示图。
17.图6是示出超级块中包括的页面的示图。
18.图7是示出连续映射索引和不连续映射索引的示图。
19.图8是示出根据本公开的实施例的存储装置的操作的示图。
20.图9是示出根据本公开的实施例的存储装置的写入操作方法的流程图。
21.图10是示出根据本公开的另一实施例的存储装置的读取操作方法的流程图。
22.图11是示出图1的存储器控制器的另一实施例的示图。
23.图12是示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
24.图13是示出应用根据本公开的实施例的存储装置的固态驱动器(ssd)系统的框图。
25.图14是示出应用根据本公开的实施例的存储装置的用户系统的框图。
具体实施方式
26.根据本说明书或本技术中公开的构思的实施例的具体结构或功能描述仅为了描述根据本公开的构思的实施例而被示出。根据本公开的构思的实施例可以各种形式来实施，并且描述不限于本说明书或本技术中描述的实施例。
27.图1是示出根据本公开的实施例的存储装置的示图。
28.参照图1，存储装置50可包括非易失性存储器装置100和存储器控制器200。存储装置50可以是在诸如以下的主机400的控制下存储数据的装置：移动电话、智能电话、mp3播放器、膝上型计算机、台式计算机、游戏机、tv、平板pc或车载信息娱乐系统。可选地，存储装置50可以是在将高容量数据存储在诸如服务器或数据中心的一个地方的主机400的控制下存储数据的装置。
29.根据作为与主机400的通信方法的主机接口，存储装置50可被制造成各种类型的存储装置中的一种。例如，存储装置50可被配置成诸如以下的各种类型的存储装置中的任意一种：ssd，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，通用串行总线(usb)存储装置，通用闪存(ufs)装置，个人计算机存储卡国际协会(pcmcia)卡型存储装置，外围组件互连(pci)卡型存储装置，高速pci(pci-e)卡型存储装置，紧凑型闪存(cf)卡，智能媒体卡和记忆棒。
30.存储装置50可被制造成各种类型的封装中的任意一种。例如，存储装置50可被制造成诸如以下的各种类型的封装类型中的任意一种：层叠封装(pop)、系统级封装(sip)、片上系统(soc)、多芯片封装(mcp)、板上芯片(cob)、晶圆级制造封装(wfp)和晶圆级堆叠封装(wsp)。
31.非易失性存储器装置100可存储数据。非易失性存储器装置100在存储器控制器200的控制下操作。非易失性存储器装置100可包括存储器单元阵列(未示出)，该存储器单元阵列包括存储数据的多个存储器单元。
32.存储器单元中的每一个可被配置成存储一个数据位的单层单元(slc)、存储两个数据位的多层单元(mlc)、存储三个数据位的三层单元(tlc)或能够存储四个数据位的四层单元(qlc)。
33.存储器单元阵列(未示出)可包括多个存储块。每个存储块可包括多个存储器单元。每个存储块可包括多个页面。在实施例中，页面可以是用于将数据存储在非易失性存储器装置100中或读取非易失性存储器装置100中存储的数据的单位。存储块可以是用于擦除数据的单位。
34.在实施例中，非易失性存储器装置100可以是双倍数据速率同步动态随机存取存储器(ddr sdram)、第四代低功率双倍数据速率(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)、nand闪速存储器、垂直nand闪速存储器、nor闪速存储器、电阻式随机存取存储器(rram)、相变随机存取存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)、自旋转移扭矩随机存取存储器(stt-ram)等。在本说明书中，为便于描述，非易失性存储器装置100是nand闪速存储器。
35.非易失性存储器装置100被配置成从存储器控制器200接收命令和地址，并且访问存储器单元阵列中由地址选择的区域。非易失性存储器装置100可对由地址选择的区域执行由命令指示的操作。例如，非易失性存储器装置100可执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，非易失性存储器装置100可将数据编程在由地址选择的区域中。在读取操作期间，非易失性存储器装置100可从由地址选择的区域中读取数据。在擦除操作期间，非易失性存储器装置100可擦除由地址选择的区域中存储的数据。
36.存储器控制器200可控制存储装置50的整体操作。
37.当向存储装置50供应电力时，存储器控制器200可运行固件(fw)。当非易失性存储器装置100是闪速存储器装置时，存储器控制器200可运行诸如闪存转换层(ftl)的固件，以控制主机400与非易失性存储器装置100之间的通信。
38.在实施例中，存储器控制器200可从主机400接收数据和逻辑地址(la)，并且可将la转换成物理地址(pa)，该物理地址(pa)指示非易失性存储器装置100中包括的将存储数据的存储器单元的地址。
39.存储器控制器200可根据主机400的请求来控制非易失性存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可向非易失性存储器装置100提供编程命令、pa和数据。在读取操作期间，存储器控制器200可向非易失性存储器装置100提供读取命令和pa。在擦除操作期间，存储器控制器200可向非易失性存储器装置100提供擦除命令和pa。
40.在实施例中，存储器控制器200可不考虑来自主机400的请求而独立地生成命令、地址和数据，并且将命令、地址和数据传送到非易失性存储器装置100。例如，存储器控制器200可向非易失性存储器装置100提供命令、地址和数据，以执行伴随损耗均衡、读取回收、垃圾收集等的执行的编程操作、读取操作和擦除操作。
41.在实施例中，存储器控制器200可控制至少两个或更多个非易失性存储器装置100。在这种情况下，存储器控制器200可根据交错方法来控制非易失性存储器装置100以提高操作性能。交错方法可以是控制至少两个非易失性存储器装置100的操作彼此重叠的方法。
42.非易失性存储器装置100可存储映射数据，该映射数据包括由主机400提供的逻辑地址与对应于逻辑地址的物理地址之间的映射信息。映射数据可包括多个映射段。一个映射段可包括多个映射条目。一个映射条目可包括关于一个逻辑地址的映射信息。映射条目内的一个逻辑地址可以是与非易失性存储器装置100内的普通块中存储的4kb数据相对应的地址。这被称为4kb映射。
43.存储器控制器200可根据主机400的请求获得与所输入的逻辑地址或所请求的逻辑地址相对应的物理地址，将数据存储在所获得的物理地址中，或者读取所存储的数据。存储器控制器200可获得与所请求的逻辑地址相对应的物理地址，使得存储器控制器200可对非易失性存储器装置100内由所获得的物理地址指示的存储区域执行操作。因为映射数据被存储在非易失性存储器装置100中，所以存储器控制器200在对由所获得的物理地址指示的存储区域执行操作之前，从非易失性存储器装置100读取包括所请求的逻辑地址的映射条目的映射段，并且从所读取的映射段中获得物理地址。
44.易失性存储器装置300可临时存储待被存储在非易失性存储器装置100中的数据或者从非易失性存储器装置100中读取的数据。因为与非易失性存储器装置100的操作速度相比，易失性存储器装置300的操作速度相对较高，所以当映射数据预先被存储在易失性存储器装置300中时，存储器控制器200可较快地获得与所请求的逻辑地址相对应的物理地址。因此，存储装置50可使用易失性存储器装置300的一部分作为用于映射数据的一种类型的高速缓存存储器。
45.根据本公开的实施例，易失性存储器装置300可包括多个映射高速缓存区域。具体地，易失性存储器装置300可包括第一映射高速缓存区域310和第二映射高速缓存区域320。
此处，第一映射高速缓存区域310可包括以映射条目为单位的映射信息，诸如非易失性存储器装置100中存储的映射数据。第二映射高速缓存区域320可包括以映射索引为单位的映射信息，每个映射索引对应于多个映射条目。具体地，第二映射高速缓存区域320可包括由映射索引配置的映射信息。一个映射索引可对应于多个映射条目。也就是说，一个映射索引可对应于映射条目组。例如，第一映射高速缓存区域310中包括的映射数据可包括根据4kb映射方法的映射信息。第二映射高速缓存区域320中包括的映射数据可包括根据16kb映射方法的映射信息。根据16kb映射方法，映射索引内的逻辑地址可以是与非易失性存储器装置100内的普通块中存储的16kb数据相对应的地址。也就是说，与第一映射高速缓存区域310中包括的映射条目相对应的数据的大小可不同于与第二映射高速缓存区域320中包括的映射索引相对应的数据的大小。与第二映射高速缓存区域320中包括的映射索引相对应的数据的大小可以是与第一映射高速缓存区域310中包括的映射条目相对应的数据的大小的整数倍。此处，与第二映射高速缓存区域320中包括的映射索引相对应的数据的大小和与第一映射高速缓存区域310中包括的映射条目相对应的数据的大小的比率可对应于与映射索引相对应的映射条目的数量。因此，在实施例中，如图5所示，第一映射高速缓存区域310和第二映射高速缓存区域320中的每一个可以映射段为单位来高速缓存映射数据。被高速缓存在第一映射高速缓存区域310中的映射段可由多个映射条目配置，每个映射条目具有4kb映射方法的映射信息。被高速缓存在第二映射高速缓存区域320中的映射段可由多个映射索引配置，每个映射索引具有16kb映射方法的映射信息。
46.主机400可使用诸如以下的各种通信方法中的至少一种来与存储装置50通信：通用串行总线(usb)、串行at附件(sata)、串列scsi(sas)、高速芯片间(hsic)、小型计算机系统接口(scsi)、外围组件互连(pci)、高速pci(pci-e)、高速非易失性存储器(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插式存储器模块(dimm)、寄存式dimm(rdimm)和负载减小的dimm(lrdimm)。
47.图2是示出图1的非易失性存储器装置的示图。
48.参照图2，非易失性存储器装置100可包括存储器单元阵列110、电压生成器120、地址解码器130、输入/输出电路140和控制逻辑150。
49.存储器单元阵列110包括多个存储块blk1至blki。多个存储块blk1至blki通过行线rl连接到地址解码器130。多个存储块blk1至blki可通过列线cl连接到输入/输出电路140。在实施例中，行线rl可包括字线、源极选择线和漏极选择线。在实施例中，列线cl可包括位线。
50.多个存储块blk1至blki中的每一个包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。多个存储器单元之中连接到相同字线的存储器单元可被定义为一个物理页面。也就是说，存储器单元阵列110可包括多个物理页面。非易失性存储器装置100的存储器单元中的每一个可被配置成存储一个数据位的slc、存储两个数据位的mlc、存储三个数据位的tlc或者能够存储四个数据位的qlc。
51.多个存储块blk1至blki中的一些存储块可以是存储参照图1描述的映射数据的映射数据块。多个存储块blk1至blki中的剩余存储块可以是存储主机400请求的数据的普通块。
52.在实施例中，电压生成器120、地址解码器130和输入/输出电路140可被统称为外
围电路。外围电路可在控制逻辑150的控制下驱动存储器单元阵列110。外围电路可驱动存储器单元阵列110执行编程操作、读取操作和擦除操作。
53.电压生成器120被配置成使用供应到非易失性存储器装置100的外部电源电压来生成多个操作电压。电压生成器120响应于控制逻辑150的控制而操作。
54.在实施例中，电压生成器120可通过调节外部电源电压来生成内部电源电压。通过电压生成器120生成的内部电源电压用作非易失性存储器装置100的操作电压。
55.在实施例中，电压生成器120可使用外部电源电压或内部电源电压来生成多个操作电压。电压生成器120可被配置成生成非易失性存储器装置100中所需的各种电压。例如，电压生成器120可生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压以及多个未选择读取电压。
56.电压生成器120可包括接收内部电源电压以生成具有各种电压电平的多个操作电压的多个泵浦电容器，并且可响应于控制逻辑150的控制而通过选择性地启用多个泵浦电容器来生成多个操作电压。
57.所生成的多个操作电压可通过地址解码器130被供应到存储器单元阵列110。
58.地址解码器130通过行线rl连接到存储器单元阵列110。地址解码器130被配置成响应于控制逻辑150的控制而操作。地址解码器130可从控制逻辑150接收地址addr。地址解码器130可对接收到的地址addr之中的块地址进行解码。地址解码器130根据解码的块地址在存储块blk1至blki之中选择至少一个存储块。地址解码器130可对接收到的地址addr之中的行地址进行解码。地址解码器130可根据解码的行地址在所选择的存储块的字线之中选择至少一个字线。在实施例中，地址解码器130可对接收到的地址addr之中的列地址进行解码。地址解码器130可根据解码的列地址将输入/输出电路140和存储器单元阵列110彼此连接。
59.例如，地址解码器130可包括诸如行解码器、列解码器和地址缓冲器的组件。
60.输入/输出电路140可包括多个页面缓冲器。多个页面缓冲器可通过位线连接到存储器单元阵列110。在编程操作期间，可根据多个页面缓冲器中存储的数据将数据存储在所选择的存储器单元中。
61.在读取操作期间，所选择的存储器单元中存储的数据可通过位线来感测，并且所感测的数据可被存储在页面缓冲器中。
62.控制逻辑150可控制地址解码器130、电压生成器120和输入/输出电路140。控制逻辑150可响应于从外部装置传送的命令cmd而操作。控制逻辑150可响应于命令cmd和地址addr而生成控制信号以控制外围电路。
63.图3是示出图2的存储块中的一个的配置的示图。
64.存储块blki是图2的存储块blk1至blki之中的一个存储块blki。
65.参照图3，彼此平行布置的多个字线可连接在第一选择线与第二选择线之间。此处，第一选择线可以是源极选择线ssl，第二选择线可以是漏极选择线dsl。更具体地，存储块blki可包括连接在位线bl1至bln与源极线sl之间的多个串st。位线bl1至bln可分别连接到串st，并且源极线sl可共同连接到串st。因为串st可被配置成彼此相同，所以将作为示例具体地描述连接到第一位线bl1的串st。
66.串st可包括串联连接在源极线sl与第一位线bl1之间的源极选择晶体管sst、多个
存储器单元mc1至mc16以及漏极选择晶体管dst。一个串st可包括至少一个或多个源极选择晶体管sst和漏极选择晶体管dst，并且可包括比附图中所示的存储器单元mc1至mc16的数量更多数量的存储器单元。
67.源极选择晶体管sst的源极可连接到源极线sl，并且漏极选择晶体管dst的漏极可连接到第一位线bl1。存储器单元mc1至mc16可串联连接在源极选择晶体管sst与漏极选择晶体管dst之间。不同串st中包括的源极选择晶体管sst的栅极可连接到源极选择线ssl，漏极选择晶体管dst的栅极可连接到漏极选择线dsl，并且存储器单元mc1至mc16的栅极可连接到多个字线wl1至wl16。不同串st中包括的存储器单元之中连接到相同字线的一组存储器单元可被称为页面pg。因此，存储块blki可包括与字线wl1至wl16的数量相对应的数量的页面pg。
68.一个存储器单元可存储一个数据位。该单元通常被称为单层单元(slc)。在这种情况下，一个物理页面pg可存储一个逻辑页面(lpg)数据。一个逻辑页面(lpg)数据可包括与一个物理页面pg中包括的单元的数量相同数量的数据位。
69.一个存储器单元可存储两个或更多个数据位。在这种情况下，一个物理页面pg可存储两个或更多个逻辑页面(lpg)数据。
70.图4是示出图1的易失性存储器装置中包括的第一映射高速缓存区域中存储的映射数据的示图。
71.参照图4，第一映射高速缓存区域310可包括多个映射段。为便于描述，在本说明书中，五个映射段可被存储在第一映射高速缓存区域310中。
72.第一映射高速缓存区域310可包括映射段1、映射段5、映射段6、映射段7和映射段9。
73.一个映射段可包括多个映射条目。在图4中，一个映射段包括12个映射条目。映射段1可包括关于第一逻辑地址la1至第十二逻辑地址la12的映射信息。
74.第一映射高速缓存区域310中存储的映射段1可包括分别对应于第一逻辑地址la1至第十二逻辑地址la12的第一物理地址pa1至第十二物理地址pa12。一个逻辑地址和一个物理地址的映射信息可以是一个映射条目。因此，映射段1可包括映射条目1至映射条目12。
75.图5是示出将映射数据存储在第二映射高速缓存区域中的操作的示图。
76.参照图5，第一映射高速缓存区域310可包括映射段1、映射段5、映射段6、映射段7和映射段9五个映射段。在图5中，出现访问关于映射段2中包括的逻辑地址的映射信息的需求。
77.因为第一映射高速缓存区域310可存储仅五个映射段，所以需要从第一映射高速缓存区域310中移除至少一个映射段。作为第一映射高速缓存区域310中包括的映射段之中待被移除的映射段的目标段可以是第一映射高速缓存区域310中包括的映射段之中的最近最少使用(lru)映射段。对于lru方案，参照图1描述的易失性存储器装置300可存储关于第一映射高速缓存区域310中存储的映射段中的每一个何时被最后使用的信息。
78.在图5中，当映射段9是lru映射段时，可从第一映射高速缓存区域310中移除映射段9，并且可将映射段2存储在映射段9被移除的位置。
79.待从第一映射高速缓存区域310中移除的目标段可被存储在第二映射高速缓存区域320中。此时，如图5所示，作为待从第一映射高速缓存区域310中移除的目标段的映射段9
可被转换成由映射索引配置的映射段，然后被存储在第二映射高速缓存区域320中。
80.被高速缓存在第一映射高速缓存区域310中的映射段9可包括映射条目97至映射条目108。映射条目97可以是关于第97逻辑地址la97的映射信息。映射条目97至映射条目108可以分别是关于第97逻辑地址la97至第108逻辑地址la108的映射信息。
81.第二映射高速缓存区域320可存储由映射索引配置的映射段。此处，映射索引可对应于多个映射条目。在实施例中，四个映射条目可对应于一个映射索引。因此，第97逻辑地址la97至第100逻辑地址la100可对应于映射索引1，第101逻辑地址la101至第104逻辑地址la104可对应于映射索引2，并且第105逻辑地址la105至第108逻辑地址la108可对应于映射索引3。也就是说，一个映射索引可包括关于包括多个逻辑地址的逻辑地址组的映射信息。此处，映射索引可包括逻辑地址组和起始物理地址，该起始物理地址是与逻辑地址组中包括的多个逻辑地址之中的最小逻辑地址相对应的物理地址。在实施例中，第二映射高速缓存区域320可进一步临时存储映射索引的连续性信息。在图5中，连续性信息“1”指示对应于映射索引的数据被存储在连续的物理地址中，并且连续性信息“0”指示对应于映射索引的数据被存储在不连续的物理地址中。例如，如图5所示，在映射条目map entry 102和映射条目map entry 103内，逻辑地址la102和la103可分别对应于物理地址pa174和物理地址pa175。该物理地址pa174和pa175与被高速缓存在第一映射高速缓存区域310中的映射段9map segment 9内的剩余物理地址不连续。此处，连续的物理地址可取决于存储器控制器200是否可通过一次读取操作来获得数据。也就是说，连续的物理地址中存储的数据可通过一次读取操作来获得，而不连续的物理地址中存储的数据可通过多次读取操作来获得。例如，如图5所示，与被高速缓存在第二映射高速缓存区域320中的映射段9map segment 9内的映射索引map index 1至map index 3相对应的数据可通过多次读取操作来获得。
82.图6是示出超级块中包括的页面的示图。
83.参照图6，非易失性存储器装置100可包括多个超级块sblk1、sblk2和sblk3等。在图6中，一个超级块包括四个存储块。
84.超级块可以是被定义为将多个存储块作为一个逻辑块进行管理的块。因此，一个超级块中包括的页面可以是物理上多个存储块中包括的页面。在图6中，第一超级块sblk1可包括1024个页面。一个页面可以是读取操作的单位。
85.图7是示出连续映射索引和不连续映射索引的示图。
86.在图7中，示出了一个存储块或超级块中包括的页面和物理地址。
87.一个页面可以是读取操作的单位。一个页面可对应于四个物理地址。也就是说，第97物理地址pa97至第100物理地址pa100可配置一个页面，第101物理地址pa101至第104物理地址pa104可配置一个页面，第173物理地址pa173至第176物理地址pa176可配置一个页面，并且第k-3物理地址pak-3至第k物理地址pak可配置一个页面。
88.对应于第97逻辑地址的数据data(la97)可被存储在第97物理地址pa97中，对应于第98逻辑地址的数据data(la98)可被存储在第98物理地址pa98中，对应于第99逻辑地址的数据data(la99)可被存储在第99物理地址pa99中，并且对应于第100逻辑地址的数据data(la100)可被存储在第100物理地址pa100中。在这种情况下，作为分别对应于四个逻辑地址la97至la100的物理地址的第97物理地址pa97至第100物理地址pa100被连续地存储。因此，即使作为对应于第一映射索引51的物理地址的、存储了对应于第97逻辑地址la97的数据的
起始物理地址仅存储第97物理地址pa97，也可容易地知道第98逻辑地址la98至第100逻辑地址la100的映射信息。因此，在这种情况下，即使映射信息被存储为由映射索引配置，也可获得分别与映射索引中包括的逻辑地址相对应的物理地址。
89.相反地，与第二映射索引52中包括的第101逻辑地址la101至第104逻辑地址104相对应的数据分别被分布并存储在第101物理地址pa101、第174物理地址pa174、第175物理地址pa175和第104物理地址pa104中。该物理地址pa174和pa175相对于作为起始物理地址的物理地址pa101可能不是连续的。因此，第二映射索引52可能对应于那些不连续的物理地址(即，未被连续存储的物理地址)。因此，即使第二映射索引52具有被映射到第101逻辑地址la101的第101物理地址pa101作为起始物理地址，被映射到不连续的物理地址pa174和pa175的第102逻辑地址la102和第103逻辑地址la103的数据也不能与被映射到剩余物理地址pa101和pa104的逻辑地址la101和la104的数据一起通过单次读取操作来获得。
90.图8是示出根据本公开的实施例的存储装置的操作的示图。
91.参照图8，非易失性存储器装置100可包括映射数据块和普通块。映射数据块可存储映射数据。映射数据可包括多个映射段。一个映射段可包括多个映射条目。一个映射条目可包括关于一个逻辑地址的映射信息。映射条目内的一个逻辑地址可以是与非易失性存储器装置100内的普通块中存储的4kb数据相对应的地址。这被称为4kb映射。
92.易失性存储器装置300可包括第一映射高速缓存区域310和第二映射高速缓存区域320。此处，第一映射高速缓存区域310可包括以映射条目为单位的映射信息，诸如非易失性存储器装置100中存储的映射数据。第二映射高速缓存区域320可包括以映射索引为单位的映射信息，每个映射索引对应于多个映射条目。具体地，第二映射高速缓存区域320可包括由映射索引配置的映射信息。一个映射索引可对应于多个映射条目。也就是说，一个映射索引可对应于映射条目组。例如，第一映射高速缓存区域310中包括的映射数据可包括根据4kb映射方法的映射信息。第二映射高速缓存区域320中包括的映射数据可包括根据16kb映射方法的映射信息。根据16kb映射方法，映射索引内的逻辑地址可以是与非易失性存储器装置100内的普通块中存储的16kb数据相对应的地址。也就是说，与第一映射高速缓存区域310中包括的映射条目相对应的数据的大小可不同于与第二映射高速缓存区域320中包括的映射索引相对应的数据的大小。与第二映射高速缓存区域320中包括的映射索引相对应的数据的大小可以是与第一映射高速缓存区域310中包括的映射条目相对应的数据的大小的整数倍。此处，与第二映射高速缓存区域320中包括的映射索引相对应的数据的大小和与第一映射高速缓存区域310中包括的映射条目相对应的数据的大小的比率可对应于与映射索引相对应的映射条目的数量。因此，在实施例中，如图5所示，第一映射高速缓存区域310和第二映射高速缓存区域320中的每一个可以映射段为单位来高速缓存映射数据。被高速缓存在第一映射高速缓存区域310中的映射段可由多个映射条目配置，每个映射条目具有4kb映射方法的映射信息。被高速缓存在第二映射高速缓存区域320中的映射段可由多个映射索引配置，每个映射索引具有16kb映射方法的映射信息。
93.映射索引可对应于多个映射条目。在实施例中，四个映射条目可对应于一个映射索引。也就是说，一个映射索引可包括关于包括多个逻辑地址的逻辑地址组的映射信息。此处，映射索引可包括逻辑地址组和起始物理地址，该起始物理地址是与逻辑地址组中包括的多个逻辑地址之中的最小逻辑地址相对应的物理地址。在实施例中，第二映射高速缓存
区域320可进一步临时存储映射索引的连续性信息。连续性信息“1”指示对应于映射索引的数据被存储在连续的物理地址中，并且连续性信息“0”指示对应于映射索引的数据被存储在不连续的物理地址中。此处，连续的物理地址可取决于存储器控制器200是否可通过一次读取操作来获得数据。也就是说，连续的物理地址中存储的数据可通过一次读取操作来获得，而不连续的物理地址中存储的数据可通过多次读取操作来获得。
94.存储器控制器200可包括映射数据控制器210和操作控制器220。
95.映射数据控制器210可从非易失性存储器装置100中包括的映射数据块中读取映射数据，并且将所读取的映射数据存储在易失性存储器装置300中。可选地，映射数据控制器210可将易失性存储器装置300中存储的映射数据存储在非易失性存储器装置100的映射数据块中。
96.操作控制器220可响应于来自主机400的请求，将数据存储在普通块中或者读取普通块中存储的数据。操作控制器220可根据主机400的请求获得与所输入的逻辑地址相对应的物理地址，以对普通块执行写入操作或读取操作。操作控制器220可首先在第一映射高速缓存区域310中搜索请求操作的逻辑地址，并且当在第一映射高速缓存区域310中找到与请求操作的逻辑地址相对应的映射条目时，操作控制器220可从所找到的映射条目中获得物理地址。操作控制器220可对物理地址执行由主机400请求的操作。
97.当第一映射高速缓存区域310中不包括与请求操作的逻辑地址相对应的映射条目时，操作控制器220可搜索第二映射高速缓存区域320。当在第二映射高速缓存区域320中找到与请求操作的逻辑地址相对应的映射索引时，操作控制器220可检查所找到的映射索引的连续性信息。当检查到所找到的映射索引具有表示连续的物理地址的连续性信息时，操作控制器220可从所找到的映射索引获得被映射到所请求的逻辑地址的物理地址。相反地，当检查到所找到的映射索引具有表示不连续的物理地址的连续性信息时，操作控制器220可控制映射数据控制器210从非易失性存储器装置100中获得被映射到所请求的逻辑地址的物理地址。
98.具体地，映射高速缓存控制器213可确定第一映射高速缓存区域310中是否存在剩余空间。当第一映射高速缓存区域310中存在剩余空间时，映射高速缓存控制器213可从非易失性存储器装置100的映射数据块中读取包括与请求操作的逻辑地址相对应的映射条目的映射段，并且将所读取的映射段存储在第一映射高速缓存区域310中。此后，操作控制器220可从第一映射高速缓存区域310中获得被映射到所请求的逻辑地址的物理地址。
99.相反地，当第一映射高速缓存区域310中不存在剩余空间时，目标段确定器211可确定目标段，该目标段是第一映射高速缓存区域310中存储的多个映射段之中待移除的映射段。目标段可以是第一映射高速缓存区域310中包括的映射段之中的lru映射段。参照图1描述的易失性存储器装置300可存储关于第一映射高速缓存区域310中存储的映射段中的每一个何时被最后使用的信息。
100.映射索引生成器212可使用目标段中包括的映射条目来生成映射索引。映射高速缓存控制器213可将由所生成的映射索引配置的映射段存储在第二映射高速缓存区域320中。当第二映射高速缓存区域320中不存在剩余空间时，可根据与第一映射高速缓存区域310相同的方法从第二映射高速缓存区域320中移除lru映射段。
101.在本公开的实施例中，操作控制器220可使用第二映射高速缓存区域320中存储的
映射索引来执行移动数据的迁移操作。迁移操作可以是将源块中存储的数据移动到目标块的操作。
102.当第二映射高速缓存区域320中不存在剩余空间时，操作控制器220可执行迁移操作。操作控制器220执行将与第二映射高速缓存区域320中存储的映射索引之中具有连续性信息“0”的映射索引中包括的映射条目相对应的数据存储在连续的物理地址中的迁移操作。
103.在执行迁移操作之后，操作控制器220可更新第二映射高速缓存区域320中存储的映射索引之中改变了映射信息的映射索引。
104.在实施例中，当执行垃圾收集操作、读取回收操作或损耗均衡操作时，操作控制器220可在选择数据将被移动到的存储块时使用第二映射高速缓存区域320中存储的映射索引。
105.例如，操作控制器220可将存储了与第二映射高速缓存区域320中存储的映射索引之中具有连续性信息“0”的映射索引中包括的映射条目相对应的数据的存储块确定为垃圾收集的牺牲块，并且将牺牲块中存储的有效数据移动到另一存储块。通过这种方式，操作控制器220可控制非易失性存储器装置100执行垃圾收集以获得空闲块并将数据存储在连续的物理地址中。
106.在实施例中，操作控制器220可将存储了与第二映射高速缓存区域320中存储的映射索引之中具有连续性信息“0”的映射索引中包括的映射条目相对应的数据的存储块确定为将执行读取回收的源块。操作控制器220可将源块中存储的有效数据移动到另一存储块。通过这种方式，操作控制器220可控制非易失性存储器装置100将阈值电压由于读取干扰而将被改变的数据传送到另一存储块，并且将数据存储在连续的物理地址中。
107.在实施例中，操作控制器220可将存储了与第二映射高速缓存区域320中存储的映射索引之中具有连续性信息“0”的映射索引中包括的映射条目相对应的数据的存储块确定为将执行损耗均衡的源块。操作控制器220可将源块中存储的有效数据移动到另一存储块。通过这种方式，操作控制器220可控制非易失性存储器装置100管理存储块的寿命并将数据存储在连续的物理地址中。
108.图9是示出根据本公开的实施例的存储装置的写入操作方法的流程图。
109.参照图9，在操作s901中，存储装置可从主机接收写入请求。
110.在操作s903中，存储装置可在第一映射高速缓存区域中搜索与写入请求中包括的请求写入的逻辑地址相对应的映射条目。
111.在操作s905中，存储装置可确定与请求写入的逻辑地址相对应的映射条目是否被包括在第一映射高速缓存区域中。作为确定的结果，当与请求写入的逻辑地址相对应的映射条目被包括在第一映射高速缓存区域中时，该方法进行到操作s907，否则，该方法进行到操作s915。
112.在操作s907中，存储装置可从第一映射高速缓存区域中包括的映射条目中获得与请求写入的逻辑地址相对应的物理地址。
113.在操作s909中，存储装置可读取所获得的物理地址中存储的数据。
114.在操作s911中，存储装置可将所读取的数据的对应于写入数据的一部分改变为写入数据。
115.在操作s913中，存储装置可将改变后的数据存储在新的空闲块中。
116.在操作s915中，存储装置可在第二映射高速缓存区域中搜索与写入请求中包括的请求写入的逻辑地址相对应的映射索引。
117.在操作s917中，存储装置可确定与请求写入的逻辑地址相对应的映射索引是否被包括在第二映射高速缓存区域中并且对应于连续的物理地址。作为确定的结果，当在第二映射高速缓存区域中找到与请求写入的逻辑地址相对应的映射索引并且所找到的映射索引对应于连续的物理地址时，该方法进行到操作s919，否则，该方法进行到操作s921。
118.在操作s919中，存储装置可从第二映射高速缓存区域中获得与请求写入的逻辑地址相对应的物理地址。此后，该方法进行到操作s909。
119.在操作s921中，存储装置可确定第一映射高速缓存区域中是否存在剩余空间。作为确定的结果，当第一映射高速缓存区域中存在剩余空间时，该方法进行到操作s923，否则，该方法进行到操作s927。
120.在操作s923中，存储装置可从非易失性存储器装置中包括的映射数据块中读取请求写入的逻辑地址所属的映射段。
121.在操作s925中，存储装置可将所读取的映射段存储在第一映射高速缓存区域中。此后，该方法进行到操作s907。
122.在操作s927中，存储装置可将第一映射高速缓存区域中存储的映射段之中的lru映射段确定为目标段。
123.在操作s929中，存储装置可基于目标段来生成映射索引。在操作s931中，存储装置可将由所生成的映射索引配置的目标段存储在第二映射高速缓存区域中。
124.在操作s933中，存储装置可从第一映射高速缓存区域中移除目标段。此后，该方法进行到操作s923。
125.图10是示出根据本公开的另一实施例的存储装置的读取操作方法的流程图。
126.参照图10，在操作s1001中，存储装置可从主机接收读取请求。
127.在操作s1003中，存储装置可在第一映射高速缓存区域中搜索与读取请求中包括的请求读取的逻辑地址相对应的映射条目。
128.在操作s1005中，存储装置可确定与请求读取的逻辑地址相对应的映射条目是否被包括在第一映射高速缓存区域中。作为确定的结果，当与请求读取的逻辑地址相对应的映射条目被包括在第一映射高速缓存区域中时，该方法进行到操作s1007，否则，该方法进行到操作s1013。
129.在操作s1007中，存储装置可从第一映射高速缓存区域中包括的映射条目中获得与请求读取的逻辑地址相对应的物理地址。
130.在操作s1009中，存储装置可读取所获得的物理地址中存储的数据。
131.在操作s1011中，存储装置可向主机输出所读取的数据。
132.在操作s1013中，存储装置可在第二映射高速缓存区域中搜索与读取请求中包括的请求读取的逻辑地址相对应的映射索引。
133.在操作s1015中，存储装置可确定与请求读取的逻辑地址相对应的映射索引是否被包括在第二映射高速缓存区域中并且对应于连续的物理地址。作为确定的结果，当在第二映射高速缓存区域中找到与请求读取的逻辑地址相对应的映射索引并且所找到的映射
索引对应于连续的物理地址时，该方法进行到操作s1017，否则，该方法进行到操作s1019。
134.在操作s1017中，存储装置可从第二映射高速缓存区域中获得与请求读取的逻辑地址相对应的物理地址。此后，该方法进行到操作s1009。
135.在操作s1019中，存储装置可确定第一映射高速缓存区域中是否存在剩余空间。作为确定的结果，当第一映射高速缓存区域中存在剩余空间时，该方法进行到操作s1021，否则，该方法进行到操作s1025。
136.在操作s1021中，存储装置可从非易失性存储器装置中包括的映射数据块中读取请求读取的逻辑地址所属的映射段。
137.在操作s1023中，存储装置可将所读取的映射段存储在第一映射高速缓存区域中。此后，该方法进行到操作s1007。
138.在操作s1025中，存储装置可将第一映射高速缓存区域中存储的映射段之中的lru映射段确定为目标段。
139.在操作s1027中，存储装置可基于目标段来生成映射索引。在操作s1029中，存储装置可将由所生成的映射索引配置的目标段存储在第二映射高速缓存区域中。
140.在操作s1031中，存储装置可从第一映射高速缓存区域中移除目标段。此后，该方法进行到操作s1021。
141.图11是示出图1的存储器控制器的另一实施例的示图。
142.参照图11，存储器控制器800可包括处理器810、ram 820、错误校正电路830、主机接口840、rom 850和闪存接口860。
143.处理器810可控制存储器控制器800的整体操作。ram 820可用作存储器控制器800的缓冲存储器、高速缓存存储器、操作存储器等。例如，参照图1描述的存储器控制器200可以由处理器810运行的固件中包括的软件的形式被存储在ram 820或rom 850中。
144.rom 850可以固件形式存储存储器控制器800操作所需的各种信息。
145.存储器控制器800可通过主机接口840与外部装置(例如，主机400、应用处理器等)通信。
146.存储器控制器800可通过闪存接口860与非易失性存储器装置100通信。存储器控制器800可通过闪存接口860向非易失性存储器装置100传送命令cmd、地址addr、控制信号ctrl等并且接收数据data。例如，闪存接口860可包括nand接口。
147.图12是示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
148.参照图12，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。
149.存储器控制器2100连接到存储器装置2200。存储器控制器2100被配置成访问存储器装置2200。例如，存储器控制器2100可被配置成控制存储器装置2200的读取操作、编程操作、擦除操作和后台操作。存储器控制器2100被配置成提供存储器装置2200与主机之间的接口。存储器控制器2100被配置成驱动固件以控制存储器装置2200。存储器控制器2100可与参照图1描述的存储器控制器200相同地实施。
150.例如，存储器控制器2100可包括诸如随机存取存储器(ram)、处理器、主机接口、存储器接口和错误校正器的组件。
151.存储器控制器2100可通过连接器2300与外部装置通信。存储器控制器2100可根据
特定通信标准与外部装置(例如，主机)通信。例如，存储器控制器2100被配置成通过诸如以下的各种通信标准中的至少一种与外部装置通信：通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pci-e)、高级技术附件(ata)、串行ata、并行ata、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、电子集成驱动器(ide)、火线、通用闪存(ufs)、wi-fi、蓝牙和nvme。例如，连接器2300可由上述各种通信标准中的至少一种来限定。
152.例如，存储器装置2200可由诸如以下的各种非易失性存储器元件来配置：电可擦除可编程rom(eeprom)、nand闪速存储器、nor闪速存储器、相变ram(pram)、电阻式ram(reram)、铁电ram(fram)和自旋转移扭矩磁性ram(stt-mram)。
153.存储器控制器2100和存储器装置2200可被集成到一个半导体装置中以配置存储卡。例如，存储器控制器2100和存储器装置2200可被集成到一个半导体装置中以配置诸如以下的存储卡：pc卡(个人计算机存储卡国际协会(pcmcia))、紧凑式闪存(cf)卡、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc、微型mmc或emmc)、sd卡(sd、迷你sd、微型sd或sdhc)和通用闪存(ufs)。
154.图13是示出应用根据本公开的实施例的存储装置的固态驱动器(ssd)系统的框图。
155.参照图13，ssd系统3000包括主机3100和ssd 3200。ssd 3200通过信号连接器3001与主机3100交换信号，并且通过电源连接器3002接收电力。ssd 3200包括ssd控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
156.根据本公开的实施例，ssd控制器3210可执行参照图1描述的存储器控制器200的功能。
157.ssd控制器3210可响应于从主机3100接收的信号来控制多个闪速存储器3221至322n。例如，信号可以是基于主机3100与ssd 3200之间的接口的信号。例如，信号可以是由诸如以下的接口中的至少一种限定的信号：通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pci-e)、高级技术附件(ata)、串行ata、并行ata、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、电子集成驱动器(ide)、火线、通用闪存(ufs)、wi-fi、蓝牙和nvme。
158.辅助电源3230通过电源连接器3002连接到主机3100。辅助电源3230可从主机3100接收电力，并且可进行充电。当来自主机3100的电力供应不平稳时，辅助电源3230可向ssd 3200提供电力。例如，辅助电源3230可位于ssd 3200中，或者可位于ssd 3200外部。例如，辅助电源3230可位于主板上，并且可向ssd 3200提供辅助电力。
159.缓冲存储器3240作为ssd 3200的缓冲存储器来操作。例如，缓冲存储器3240可临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如dram、sdram、ddr sdram、lpddr sdram和gram的易失性存储器或诸如fram、reram、stt-mram和pram的非易失性存储器。
160.图14是示出应用根据本公开的实施例的存储装置的用户系统的框图。
161.参照图14，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
162.应用处理器4100可驱动用户系统4000中包括的组件、操作系统(os)、用户程序等。例如，应用处理器4100可包括控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可被设置为片上系统(soc)。
163.存储器模块4200可作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器操作。存储器模块4200可包括诸如dram、sdram、ddr sdram、ddr2 sdram、ddr3 sdram、lpddr sdram、lpddr2 sdram和lpddr3 sdram的易失性随机存取存储器或者诸如pram、reram、mram和fram的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可基于层叠封装(pop)来封装，并且被设置为一个半导体封装。
164.网络模块4300可与外部装置通信。例如，网络模块4300可支持诸如码分多址(cdma)、全球移动通信系统(gsm)、宽带cdma(wcdma)、cdma-2000、时分多址(tdma)、长期演进、wimax、wlan、uwb、蓝牙和wi-fi的无线通信。例如，网络模块4300可被包括在应用处理器4100中。
165.存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。可选地，存储模块4400可将存储模块4400中存储的数据传送到应用处理器4100。例如，存储模块4400可利用诸如以下的非易失性半导体存储器元件来实施：相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、nand闪存、nor闪存和三维nand闪存。例如，存储模块4400可被设置为用户系统4000的诸如存储卡和外部驱动器的可移动存储装置(可移动驱动器)。
166.例如，存储模块4400可包括多个非易失性存储器装置，并且多个非易失性存储器装置可与参照图1描述的非易失性存储器装置100相同地操作。存储模块4400可与参照图1描述的存储装置50相同地操作。
167.用户接口4500可包括向应用处理器4100输入数据或指令或者将数据输出到外部装置的接口。例如，用户接口4500可包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可包括诸如以下的用户输出接口：液晶显示器(lcd)、有机发光二极管(oled)显示装置、有源矩阵oled(amoled)显示装置、led、扬声器和监视器。
168.本发明的上述实施例旨在说明而非限制本发明。各种替代方案和等同方案是可能的。本发明不限于本文所描述的实施例。本发明也不限于任何特定类型的存储装置。鉴于本公开而显而易见的添加、删减或修改旨在落入所附权利要求书的范围内。