使用再循环延迟电路的倍频器及其方法与流程

1.本公开涉及倍频器，尤其涉及具有高能效工作周期(duty cycle)控制的倍频器电路和方法。


背景技术：

2.许多现代电子电路需要精确的时钟才能正确操作。时钟是一种在低电位和高电位之间周期性地来回切换的电压信号。电压信号维持在高电位的时间百分比称为工作周期。许多电路需要特定的时钟工作周期以提供最佳性能。例如，在时钟的上升缘和下降缘都被使用的多相时钟系统中，通常希望工作周期是50％。
3.中国台湾地区专利申请案(申请号：109145668)提出了一种倍频器，该倍频器采用工作周期控制，该工作周期控制使用数字控制延迟电路、具有数字电路的特性，并且不限于产生工作周期为50％的输出。该案采用数字控制延迟电路，但是，需要对这种电路和方法进行改进，以进一步提高效率。


技术实现要素：

4.本公开的一个实施例提供了一种倍频器，包含：一多工器，用来接收一第一时钟并根据一第三时钟输出一第二时钟，其中该第一时钟的工作周期为百分之五十，并且是一个包含一第一相位及一第二相位的两相(two-phase)时钟；一再循环延迟电路(recirculating delay circuit,rdc)，用来接收该第二时钟并输出一第四时钟和一第五时钟；以及一比二分频电路，用来接收该第四时钟并输出该第三时钟，其中该再循环延迟电路包含一逻辑门及一延迟链，该延迟链包含多个时钟缓冲器，所述时钟缓冲器包含一中间时钟缓冲器和一最后时钟缓冲器，该逻辑门用来接收该第二时钟和该第五时钟并输出一第六时钟，并且所述时钟缓冲器级联连接(cascaded)并用来接收该第六时钟、从该中间时钟缓冲器输出该第四时钟，以及从该最后时钟缓冲器输出该第五时钟。
5.本发明的一个实施例提供了一种倍频方法，包含：接收一第一时钟，该第一时钟的工作周期为百分之五十并且是一个包含一第一相位及一第二相位的两相时钟；使用一多工器根据一第三时钟选择该第一时钟的该第一相位及该第二相位的其中一者输出，作为一第二时钟；使用一再循环延迟电路将该第二时钟延迟为一第四时钟；以及使用一比二分频电路根据该第四时钟输出该第三时钟。
附图说明
6.图1a显示本公开一实施例的倍频器的示意图；
7.图1b显示图1a倍频器的时序图的一个例子；
8.图2a显示工作周期检测器的示意图；
9.图2b显示另一种工作周期检测器的示意图；
10.图3显示电源电路的示意图；
channel metal oxide semiconductor,nmos)”、“p通道金属氧化物半导体(p-channel metal oxide semiconductor,pmos)”、“电阻器”、“电容器”、“比较器”、“转导放大器(transconductance amplifier)”、“反相器”、“逻辑信号”、“多工器”、“开关”、“数据触发器(data flip flop)”、“逻辑门”、“与非门(nand gate)”、“低通滤波器”、“数字”、“模拟”及“工作周期”。这类的术语在微电子学的领域中使用，并且相关的概念对于本技术领域技术人员而言是显而易见的，因此这里将不进行详细说明。
43.本技术领域技术人员认得电阻器的符号以及金属氧化物半导体(metal-oxide semiconductor,mos)晶体管的符号(包含pmos晶体管和nmos晶体管)，并且可以识别其“源极”、“栅极”和“漏极”等端点。本技术领域技术人员可以阅读包含电阻器、nmos晶体管及pmos晶体管的电路的示意图，并且不需要关于在示意图中一个晶体管或电阻器如何连接另一晶体管或电阻器的详细描述。
44.本公开是以工程概念做描述。例如，关于两个变量x和y，当说“x等于y”时，意味着“x大约等于y”，即“x和y之间的差小于指定的工程公差”。当说“x为零”时，表示“x约为零”，即“x小于指定的工程公差”。当说“x显著小于y”时，意味着“相对于y而言x可以忽略不计”，即“x与y的比小于工程公差，因此与y相比x可以忽略不计”。
45.在整个本公开中，“v
dd”表示电源节点。请注意，电源节点是电压准位基本上固定的节点。在本公开中，取决于对于本技术领域技术人员来说是显而易见的上下文，有时v
dd
是指电源节点v
dd
处的电压准位。例如，很明显的，当我们说“v
dd
为1.05v”时，是指电源节点v
dd
上的电压准位为1.05v。接地节点是电压准位基本上为零的节点。
46.在本公开中，信号是准位可变(随着时间变化)的电压或电流，或者是一个数，该数具有可以随时间变化的值。当信号是电压时，称之为电压信号，而且信号在某一时刻的准位表示信号在该时刻的状态。当信号为一个数时，称为数值信号(numerical signal)(也称为数字信号)，并且信号在某一时刻的值表示信号在该时刻的状态。
47.逻辑信号是有两种状态的电压信号：低准位状态和高准位状态。低准位状态也称为“0”状态，而高准位也称为“1”状态。关于逻辑信号q，当说“q为高准位”或“q为低准位”时，意思是“q处于高准位状态”或“q处于低准位状态”。同样，当说“q为1”或“q为0”时，意思是“q处于1的状态”或“q处于0的状态”。
48.当逻辑信号从低准位切换到高准位时，它会经历从低准位到高准位的转变，并呈现上升缘。当逻辑信号从高准位切换到低准位时，它会经历从高准位到低准位的转变，并呈现下降缘。
49.当使用mos晶体管来实现开关时，它由控制信号控制，该控制信号是施加在mos晶体管的栅极上的逻辑信号。当控制信号为高准位时，由nmos晶体管实现的开关处于“导通”状态，而当控制信号为低准位时，其处于“不导通”状态。
50.如果第一逻辑信号和第二逻辑信号总是处于相反的状态，则我们说第一逻辑信号是第二逻辑信号的反相或反相逻辑。也就是说，当第一逻辑信号为低准位时，第二逻辑信号为高准位；当第一逻辑信号为高准位时，第二逻辑信号为低准位。当我们说第一逻辑信号是第二逻辑信号的反相逻辑时，意思是第一逻辑信号和第二逻辑信号是彼此互补的。
51.两相时钟(two-phase clock)是具有两个相位(包含第一相位和第二相位)的时钟，其中第二相位是第一相位的反相逻辑(即，第二相位与第一相位互补)；当第一相位和第
二相位都具有百分之五十的工作周期时，此两相时钟被认为是具有百分之五十的工作周期。
52.时钟缓冲器是接收第一时钟作为输入并输出第二时钟作为输出的电路，其中，除了时序延迟(timing delay)显著小于第一时钟的周期之外，第二时钟基本上与第一时钟相同。举例来说(非用以限制本发明)，时序延迟是第一时钟的周期的百分之一。
[0053]“与非门”是一种接收第一及第二逻辑信号并输出第三逻辑信号的逻辑门，如果第一逻辑信号和第二逻辑信号都为高准位，则第三逻辑信号为低准位，而其他情形第三逻辑信号为高准位。本技术领域技术人员无需说明即可识别与非门的电路符号并理解其功能。
[0054]
数位字(digital word，数字字)是整数值的数值信号，数值信号可以是一个集合，该集合包含根据某个编码方案的多个逻辑信号。
[0055]
转导放大器是接收电压信号并输出与电压信号成比例的电流信号的电路。
[0056]
一个电路是晶体管、电阻器及/或其他电子装置的集合，晶体管、电阻器及/或其他电子装置以某种方式互连以实现某种功能。
[0057]
图1a显示本公开一实施例的倍频器100的示意图。倍频器100包含：多工器110，用来接收第一时钟s1，第一时钟s1具有50％的工作周期，并且是一个包含第一相位s1[0]及第二相位s1[1]的两相时钟，并且多工器110根据第三时钟s3输出第二时钟s2；再循环延迟电路(recirculating delay circuit，以下简称rdc)120，用于接收第二时钟s2并输出第四时钟s4及第五时钟s5；以及一比二分频电路(divide-by-two circuit)130，用于接收第四时钟s4并输出第三时钟s3。rdc 120包含与非门121及延迟链122。与非门121用来接收第二时钟s2及第五时钟s5并输出第六时钟s6。延迟链122包含多个时钟缓冲器122a、122b、
…
、122c及122d，所述时钟缓冲器以串接的架构(cascade topology)连结，且用来接收第六时钟s6并输出第四时钟s4及第五时钟s5，其中时钟缓冲器122d是最后时钟缓冲器，用来输出第五时钟s5，而时钟缓冲器122c是中间时钟缓冲器，用来输出第四时钟s4。
[0058]
为了简洁起见，在以下的说明中，第一时钟s1简称为s1；第一时钟s1的第一相位s1[0]简称为s1[0]；第一时钟s1的第二相位s1[1]简称为s1[1]；第二时钟s2简称为s2；第三时钟s3简称为s3；第四时钟s4简称为s4；第五时钟s5简称为s5；以及第六时钟s6简称为s6。
[0059]
在一个实施例中，时钟缓冲器122a、122b、
…
、122c及122d各包含两个反相器，该两个反相器串接以形成一个非反相缓冲器(non-inverting buffer)。如细节框cob122d所示，时钟缓冲器122d包含两个反相器inv1和inv2，它们以串接架构配置以接收第四时钟s4并输出第五时钟s5，第五时钟s5在逻辑上与s4相同，但当s4的状态切换时，第五时钟s5具有时序延迟，即，s4的上升(下降)缘经过一时序延迟之后导致s5的上升(下降)缘。反相器inv1包含nmos晶体管m1和pmos晶体管m2，而反相器inv2包含nmos晶体管m3和pmos晶体管m4。这里，“v
sp”表示延迟链122的电源节点。时钟缓冲器122d的时序延迟取决于电源节点「v
sp
」上的电压准位：较高(较低)的电压准位导致较短(较长)的延迟，这是因为当电源电压较高时，mos晶体管的反应速度较快。这对于本技术领域技术人员是显而易见的，因此不需要进一步的解释。
[0060]
在一个实施例中，时钟缓冲器122a、122b、
…
及122c由与细节框cob122d所示的电路相同的电路实现。
[0061]
多工器110根据s3选择s1[0]或s1[1]作为s2并输出s2，其功能可以用下式描述：
[0062][0063]
多工器(例如可以基于等式(1)实现图1a的多工器110的多工器)在现有技术中是众所周知的，因此这里不再详细描述。
[0064]
rdc 120接收s2并输出s4及s5。当s2为低电位时，不管s5为何，s6将为高电位，并且rdc 120将保持在停止状态(halted state)，其中时钟缓冲器122a、122b等的输出(包含s4和s5)都为高电位。一遇到s2的上升缘，rdc 120便进入再循环状态，并且只要s2保持高电位，rdc 120就维持在再循环状态，其中，与非门121有效地作为反相器(因为s6将是s5的反相逻辑)，而且，与非门121及延迟链122形成负反馈回路以允许时钟的再循环，其中s6的下降缘将在延迟链121中传播，并导致s4的下降缘，随后是s5的下降缘，然后导致s6的上升缘，另一方面，s6的上升缘将在延迟链121中传播，并导致s4的上升缘，随后是s5的上升缘，然后导致s6的下降缘(如果s2仍然保持高电位)。这样，实现了延迟功能，使得s2的上升缘可以触发s4的上升缘，两者间的时序延迟是由延迟链122的传播延迟所决定，而该传播延迟是所有时钟缓冲器122a、122b、
…
、122c及122d在时序上的延迟的总和。
[0065]
一比二分频电路130包含数据触发器131，数据触发器131由s4触发，并配置为负反馈拓扑结构，以实现一比二分频功能，使得s4的上升缘触发s3切换状态，从而导致s3的上升缘或下降缘；如果为s4的每个上升缘编号，则s4的偶数上升缘触发s3从低电位切换到高电位(即s3的上升缘)，而s4的奇数上升缘触发s3从高电位切换到低电位(即s3的下降缘)；由于s4的每两个上升缘仅触发s3的一个上升缘，因此s3被称为s4的一比二分频时钟(divide-by-two clock)。数据触发器131具有一个输入引脚(标记为d)、一个输出引脚(标记为q)、一个互补输出引脚(标记为qb)，以及一个触发引脚(以楔形标示)，数据触发器131对于本技术领域技术人员来说是显而易见的，并且不需要进一步解释。
[0066]
s1是具有50％工作周期的两相时钟。令周期s1为t。倍频器100的目的是使s2成为倍频的时钟，换言之，由于倍频意味着周期减半，所以s2的周期等于t/2。s4是s2的延迟，因此周期同样为t/2。s3是s4的一比二分频时钟，所以s3的周期是s4的周期的两倍，即，s3的周期为t。
[0067]
图1b显示倍频器100的时序图的一个例子。在此，s1[0]、s1[1]、s2、s3、s4、s5及s6都是时钟，也就是逻辑信号；这些逻辑信号不是高电位(v
dd
、v
sp
或电源电压的无论何种电压准位)，就是低电位(0v)。如图所示，s1[0]和s1[1]是互补的。s1[0]的周期是t，如图中的上升缘190a(在时间点ta)和随后的上升缘190g(在时间点tg)之间的时间差t所示。s1[0]的工作周期为50％，如上升缘190a和随后的下降缘190d(在时间点td)之间的时间差t/2所示，表示s1[0]在一个时钟周期的50％的时间内维持高电位。明显的，s1[1]的周期为t，s1[1]的工作周期为50％。一开始，s1[0]为低电位，s1[1]为高电位，s3为低电位，多工器110选择s1[0]作为s2，因此s2为低电位，使得rdc 120处于停止状态，其中s6、s4及s5都是高电位。在时间点ta，s1[0]的上升缘190a导致s2的上升缘192a，使rdc 120进入再循环状态；rdc 120进入再循环状态会启动s6的下降缘196a(通过与非门121)，下降缘196a在延迟链122中传播，并导致的s5的下降缘195b(时间点tb)，并因此导致s6的上升缘196b(通过与非门121)。s6的上升缘196b在延迟链122中传播，并导致s4的上升缘194c(时间点tc)，s4的上升缘194c触发一比二分频电路130将s3切换到高电位，从而使多工器110选择s1[1]作为s2，从而导致s2的下降缘192c，因
此使rdc 120进入停止状态，其中s6、s4及s5都是高电位。在时间点td，s1[1]的上升缘191d导致s2的上升缘192d，使rdc 120进入再循环状态；rdc 120进入再循环状态会启动s6的下降缘196d(通过与非门121)，下降缘196d在延迟链122中传播，并导致s5的下降缘195e(时间点te)，并因此导致s6的上升缘196e(通过与非门121)。s6的上升缘196e在延迟链122中传播，并导致s4的上升缘194f(时间点tf)，s4的上升缘194f触发一比二分频电路130将s3切换到低电位，从而使多工器110选择s1[0]作为s2，从而导致s2的下降缘192f，因此使rdc 120进入停止状态，其中s6、s4及s5都是高电位。这样就完成了一个操作周期，等待以s1[0]的上升缘190g(时间点tg)为起始的下一个周期。如此一来，s2是一个倍频的时钟，其工作周期由rdc 120的传播延迟决定，而rdc 120的传播延迟取决于电源节点v
sp
上的电压。
[0068]
因为电路的重复使用，所以使用再循环延迟电路来引入时序延迟的优点的一为效能。通过循环时钟，延迟可以近似加倍，因此时钟缓冲器的总数可以减少约一半。
[0069]
在一个实施例中，电源节点v
sp
处的电压准位是固定的。这样的实施例在对s2的工作周期没有严格要求的应用中很有用。
[0070]
在另一实施例中(该实施例包含工作周期校正器，并且在需要特定且精确的s2的工作周期的应用中是有用的)，倍频器100还包含：工作周期检测器140，用来接收第二时钟s2并输出工作周期误差信号e
dc
；控制器150，用来接收工作周期误差信号e
dc
并输出控制信号s
ctl
；以及电源电路160，用来根据控制信号s
ctl
在电源节点v
sp
处建立电压准位。为了简洁起见，以下将工作周期误差信号e
dc
简称为e
dc
，以及将控制信号s
ctl
简称为s
ctl
。在一个实施例中，较高(较低)的s
ctl
值导致电源节点v
sp
处较高(较低)的电压准位，并因此导致rdc 120较短(较长)的延迟。e
dc
是d
out
与d
tgt
的比较结果，其中d
out
是s2的工作周期值，d
tgt
是目标工作周期值。如果e
dc
指示d
out
大于(小于)d
tgt
并且需要减小(增加)，则控制器150将增加(减小)s
ctl
的值，以缩短(延长)rdc 120的延迟并导致s2的工作周期的减小(增加)。借此，s2的工作周期被以闭回路的方式调节，使s2的工作周期等于目标工作周期。
[0071]
进一步的实施例可以基于数字控制方案或模拟控制方案，下面将先介绍数字控制方案，再介绍模拟控制方案。
[0072]
在基于数字控制方案的实施例中，e
dc
是逻辑信号，并且工作周期检测器140根据下式输出e
dc
：
[0073][0074]
当e
dc
为1时，表示s2的工作周期大于目标工作周期值d
tgt
，因此需要减小。当e
dc
为0时，表示s2的工作周期小于目标工作周期值d
tgt
，因此需要增加。
[0075]
在基于数字控制方案的实施例中，s
ctl
是整数，并且s
ctl
的值越大，rdc120的传播延迟越小。在一个实施例中，控制器150根据下式定期更新s
ctl
的值：
[0076][0077]
在此，表示s
ctl
于更新前的旧值，而表示s
ctl
于更新后的新值。当s2的工作周期太大时(即，d
out
＞d
tgt
)，e
dc
为1，控制器150增加s
ctl
的值，从而导致rdc 120的传播
延迟变小，因此s2的工作周期减小。当s2的工作周期太小时(即d
out
＜d
tgt
)，e
dc
为0，控制器150减小s
ctl
的值，从而导致rdc 120的传播延迟变大，因此s2的工作周期增加。
[0078]
注意，等式(3)描述了积分器函数，其中s
ctl
是e
dc
的积分，条件是由e
dc
的第二状态(e
dc
＝0)所表示的电位是由e
dc
的第一状态(e
dc
＝1)所表示的电位的反相。
[0079]
图2a显示工作周期检测电路200a的示意图，工作周期检测电路200a可用于实现基于数字控制方案的工作周期检测器140。工作周期检测电路200a包含：低通滤波器210，其包含电阻器211和电容器212；电阻分压器220，其包含电阻器221和电阻器222；以及比较器230。低通滤波器210接收s2并输出平均电压va，平均电压va为大约为d
outvdd
，其中v
dd
是s2的电源电压，因此是s2为高电位时的电压准位。例如，如果s2的工作周期为40％，则由于s2在40％的时间内保持在高电位v
dd
，va将约为0.4
·vdd
。电阻分压器220输出呈现d
tgt
的目标电压v
tgt
，d
tgt
是s2的目标工作周期值。假设电阻器221和电阻器222的电阻分别为r
221
和r
222
，r
221
是根据下式决定。
[0080][0081]
根据横跨电阻器221和222的v
dd
的分压来建立目标电压v
tgt
，即：
[0082][0083]
其中应用了方程式(4)。比较器230将va与v
tgt
进行比较并输出e
dc
，以指示va是否高于v
tgt
。当va高于(低于)v
tgt
时，e
dc
为1(0)，表示d
outvdd
大于(小于)d
tgtvdd
，因此d
out
大于(小于)d
tgt
。当d
out
大于(小于)d
tgt
时，e
dc
为1(0)，控制器150增加(减少)s
ctl
的值，从而导致rdc 120的传播延迟和s2的工作周期减少(增加)。因此，s2的工作周期被以闭回路方式调节为趋向等于d
tgt
。
[0084]
在目标工作周期值d
tgt
为50％的特殊情况下，基于数字控制方案，图2b所示的另一种工作周期检测器200b可用于实现图1a的工作周期检测器140。工作周期检测器200b包含：包含电阻器241和电容器242的第一低通滤波器240、反相器270、包含电阻器251和电容器252的第二低通滤波器250，以及比较器260。反相器270接收s2并输出互补信号s
′2，互补信号s
′2是s2的反相逻辑。因为s
′2与s2互补且s2的工作周期为d
out
，所以s
′2的工作周期为1-d
out
。该第一低通滤波器240接收s2并输出近似d
outvdd
的第一平均电压v
p
。举例来说，如果s2的工作周期为40％，则由于s2在40％的时间内保持在高电位v
dd
，v
p
将约为0.4
·vdd
。第二低通滤波器250接收s
′2并输出大约为(1-d
out
)v
dd
的第二平均电压vn。举例来说，如果s2的工作周期为40％，则由于s
′2在60％的时间内保持在高电位v
dd
(因为与s2互补)，所以vn将约为0.6
·vdd
。比较器260将v
p
与vn进行比较并输出e
dc
，以指示v
p
是否高于vn。当v
p
高于/低于vn时，e
dc
为1(0)，表示d
outvdd
大于/小于(1-d
out
)v
dd
，因此d
out
大于/小于(1-d
out
)，并且表示d
out
大于/小于50％。因此，如果目标工作周期值d
tgt
是50％，则工作周期检测器200b可以对s2进行工作周期检测。
[0085]
比较器(例如图2a中的比较器230或图2b中的比较器260)是接收两个电压并输出逻辑信号的电路(逻辑信号指示两个电压中的哪个较高)，并且可以由电路设计者自行决定使用现有技术中任何已知的电路来实现。反相器(例如反相器270)用来执行逻辑反相，这在现有技术中是众所周知的，因此这里不再详细描述。
[0086]
图3显示电源电路300的示意图，电源电路300可用于实现基于数字控制方案的电源电路160。电源电路300包含数字模拟转换器(digital-to-analog converter，dac)310以及nmos晶体管320。dac 310用来将s
ctl
转换成控制电压v
ctl
。nmos晶体管320被配置为源极随耦器，其根据控制电压v
ctl
在电源节点v
sp
处建立电压准位。这里，v
ddh
表示电压准位比电源节点v
sp
上的电压准位至少高200mv的电源节点。dac和源极随耦器在现有技术中都是众所周知的，因此不需要进一步的解释。
[0087]
在模拟控制方案中，e
dc
是与d
out-d
tgt
成比例的电流信号，而s
ctl
是不具有离散状态的模拟电压信号。通过将比较器230替换为转导放大器，可以将图2a的工作周期检测电路200a修改为用于模拟控制方案，使得e
dc
成为与v
a-v
tgt
成正比(最终与d
out-d
tgt
成正比)的电流，而不是一个非高电位即低电位的逻辑信号。同样，通过将比较器260替换为转导放大器，可以将图2b的工作周期检测电路200b修改为用于模拟控制方案。在模拟控制方案中，控制器150和电源电路160可以合并为图4所示的控制电路400。控制电路400包含电容器410和nmos晶体管420，电容器410被配置为一个负载，用于接收e
dc
并建立s
ctl
，而nmos晶体管420被配置为源极随耦器，其根据s
ctl
在电源节点v
sp
处建立电压准位。电容器410实现了类似于方程式(3)的积分函数。
[0088]
如图5的流程图所示，一种倍频方法包含：(步骤510)接收第一时钟，第一时钟具有百分之五十的工作周期，并且是一个包含第一相位和第二相位的两相时钟；(步骤520)使用多工器根据第三时钟选择第一时钟的第一相位及第二相位的其中一者输出，作为第二时钟；(步骤530)使用再循环延迟电路延迟第二时钟成为第四时钟；(步骤540)使用一比二分频电路根据第四时钟输出第三时钟。
[0089]
本领域技术人员将容易地观察到，在保持本公开的教导的同时，可以对装置和方法进行多种修改和变更。因此，以上的公开内容不应被解释为仅由权利要求的界限来限定。