半导体装置的制作方法

半导体装置
1.关联申请的相互参照
2.本技术基于2019年9月4日提出的日本专利申请第2019－161392号，这里通过参照引用其记载内容。
技术领域
3.本发明涉及具有igbt区域和fwd区域的半导体装置，igbt区域形成有具有绝缘栅构造的绝缘栅双极晶体管(以下称作igbt)元件，fwd区域形成有续流二极管(以下称作fwd)元件。


背景技术：

4.以往，关于具有igbt区域及fwd区域的半导体装置，提出了降低fwd元件的开关损耗的半导体装置(例如参照专利文献1)。具体而言，该半导体装置具有构成n
－
型的漂移层的半导体衬底，在漂移层上形成有基极(base)层。并且，在igbt区域及fwd区域中，以将基极层贯通的方式形成有多个沟槽，在各沟槽中，以覆盖壁面的方式形成有栅极绝缘膜，并且在栅极绝缘膜上形成有栅极电极。此外，在igbt区域中，以与沟槽相接的方式形成有n

型的发射极区域。并且，在半导体衬底中的基极层侧的一面侧，形成有与基极层及发射极区域电连接的上部电极。
5.在半导体衬底的与一面相反的另一面侧，形成有p型的集电极层及n型的阴极层，并且形成有与集电极层及阴极层电连接的下部电极。并且，半导体装置中，在半导体衬底的另一面侧形成有集电极层的区域被作为igbt区域，形成有阴极层的区域被作为fwd区域。
6.此外，在漂移层与基极层之间，形成有n型的势垒(barrier)区域。并且，在基极层，以从半导体衬底的一面达到势垒区域的方式形成有柱(pillar)区域，柱区域还与上部电极连接。另外，柱区域分别形成在相邻的沟槽之间，对igbt区域及fwd区域的整体形成。
7.在这样的半导体装置中，通过形成有势垒区域及柱区域，在使fwd区域进行二极管动作时，空穴的注入被抑制。因此，能够使恢复电流变小，能够使恢复时间变短。因而，能够降低开关损耗。
8.现有技术文献
9.专利文献
10.专利文献1：日本特许5919121号公报


技术实现要素：

11.但是，本发明的发明人进行了研究，确认到在上述半导体装置中短路耐量有可能下降。
12.本发明的目的在于，提供能够在降低开关损耗的同时抑制短路耐量下降的半导体装置。
13.根据本发明的一技术方案，具有作为igbt元件发挥功能的igbt区域和作为fwd元
件发挥功能的fwd区域的半导体装置，具备：半导体衬底，具有第1导电型的漂移层、形成在漂移层的表层部的第2导电型的基极层、在igbt区域中在基极层的表层部从漂移层离开而形成且比漂移层高杂质浓度的第1导电型的发射极区域、在igbt区域中形成在漂移层中的与基极层侧相反的一侧的第2导电型的集电极层、以及在fwd区域中形成在漂移层中的与基极层侧相反的一侧的第1导电型的阴极层；栅极绝缘膜，配置在位于发射极区域与漂移层之间的基极层的表面；栅极电极，配置在栅极绝缘膜上；第1电极，与基极层及发射极区域电连接；以及第2电极，与集电极层及阴极层电连接。并且，igbt区域具有第1区域以及与第1区域不同的第2区域；在fwd区域及igbt区域的第1区域中，形成有当在第1电极与第2电极之间施加了使fwd元件进行二极管动作的正偏压时、与第2区域相比更容易抽取从第2电极注入的载流子的载流子抽取部。
14.由此，通过形成有载流子抽取部的fwd区域及第1区域，能够实现开关损耗的降低。此外，通过没有形成载流子抽取部的第2区域，能够抑制短路耐量下降。
15.另外，对各构成要素等赋予的带括号的标号表示该构成要素等与后述实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
16.图1是第1实施方式的半导体装置的平面图。
17.图2是沿着图1中的ii－ii线的剖视图。
18.图3是沿着图1中的iii－iii线的剖视图。
19.图4是表示二极管动作时的电子的流动的示意图。
20.图5是表示关于二极管动作时的空穴密度的模拟结果的图。
21.图6是表示关于刚切断了短路电流后的温度分布的模拟结果的图。
22.图7是表示关于漏电流与柱区域的有无的关系的模拟结果的图。
23.图8是表示关于第1区域的宽度与短路耐量的关系的实验结果的图。
24.图9是第2实施方式的半导体装置的剖视图。
具体实施方式
25.以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对于彼此相同或等同的部分赋予相同的标号而进行说明。
26.(第1实施方式)
27.参照附图对第1实施方式进行说明。另外，本实施方式的半导体装置例如优选用作逆变器、dc/dc变换器等在电源电路中使用的功率开关元件。
28.如图1所示，半导体装置具有单元区域10和将该单元区域10包围的外周区域20。本实施方式的半导体装置具有2个单元区域10。并且，在各单元区域10中，形成有作为igbt元件发挥功能的igbt区域11、以及与igbt区域11邻接并作为fwd元件发挥功能的fwd区域12。即，本实施方式的半导体装置被设为在相同芯片内形成有igbt区域11和fwd区域12的rc(reverse conducting的缩略)－igbt。
29.在本实施方式中，igbt区域11及fwd区域12在各单元区域10内沿着一个方向交替地形成。即，igbt区域11及fwd区域12沿着后述的半导体衬底30的面方向上的一个方向交替
地形成。具体而言，igbt区域11及fwd区域12分别是具有较长方向的矩形状的区域，沿着与该较长方向交叉的方向交替地形成。此外，igbt区域11及fwd区域12以igbt区域11位于排列方向上的两端部的方式交替地排列。
30.另外，在图1中，igbt区域11及fwd区域12呈以纸面左右方向为较长方向的矩形状，沿着纸面上下方向交替地形成。以下，在igbt区域11及fwd区域12中，将igbt区域11和fwd区域12的排列方向也称作宽度方向，将沿着igbt区域11和fwd区域12的排列方向的长度也称作宽度。并且，在本实施方式中，igbt区域11的宽度为800μm，fwd区域12的宽度为250μm。
31.以下，对本实施方式的半导体装置的具体结构进行说明。
32.半导体装置如图2及图3所示，具有构成n
－
型的漂移层31的半导体衬底30。另外，在本实施方式中，半导体衬底30由硅衬底构成，一面30a与另一面30b之间的长度即厚度为120μm。即，半导体衬底30的厚度比fwd区域12的宽度薄。并且，在漂移层31上形成有p型的基极层32。换言之，在半导体衬底30的一面30a侧形成有基极层32。
33.在半导体衬底30中，以从一面30a侧将基极层32贯通而达到漂移层31的方式形成有多个沟槽33。由此，基极层32被沟槽33分离为多个。在本实施方式中，多个沟槽33分别形成在igbt区域11及fwd区域12。此外，在本实施方式中，多个沟槽33以与igbt区域11及fwd区域12的排列方向交叉的方向(即图1中的纸面左右方向)为较长方向而形成为条状。另外，相邻的沟槽33彼此的间隔(即间距间隔)例如为6μm左右。
34.并且，各沟槽33被栅极绝缘膜34和栅极电极35填埋，栅极绝缘膜34以将各沟槽33的壁面覆盖的方式形成，栅极电极35形成在该栅极绝缘膜34之上且由多晶硅等构成。由此，构成沟槽栅构造。
35.另外，配置在形成于igbt区域11的沟槽33中的栅极电极35经由未图示的栅极布线而与形成于外周区域20的栅极焊盘等连接。栅极焊盘经由未图示的可变电阻而与驱动电路连接。并且，对于该栅极电极35，施加规定的脉冲状的栅极电压。配置在形成于fwd区域12的沟槽33中的栅极电极35与后述的上部电极41电连接，被维持为规定电位。
36.在基极层32的表层部，形成有杂质浓度比漂移层31高的n

型的发射极区域36。即，在半导体衬底30的一面30a侧形成有发射极区域36。此外，在基极层32的表层部，形成有杂质浓度比基极层32高的p

型的接触区域37。具体而言，发射极区域36在基极层32内终结，并且以与沟槽33的侧面相接的方式形成。此外，与发射极区域36同样地，接触区域37以在基极层32内终结的方式形成。
37.更详细地讲，发射极区域36在相邻的沟槽33间的区域中以沿着沟槽33的较长方向而与沟槽33的侧面相接的方式以棒状延伸设置，在比沟槽33的底端靠内侧终结。此外，接触区域37以与发射极区域36相接的方式沿着沟槽33的较长方向以棒状延伸设置。
38.另外，在本实施方式中，沟槽33的壁面中的位于发射极区域36与漂移层31之间的部分相当于位于发射极区域与漂移层之间的基极层的表面。此外，在图2及图3中，表示了接触区域37的深度与发射极区域36相同的图，但也可以将接触区域37形成得比发射极区域36深。
39.进而，在本实施方式中，在基极层32中，形成有杂质浓度比漂移层31高的n型的势垒区域38，以将该基极层32在沟槽33的深度方向上分割。
40.并且，在igbt区域11及fwd区域12，在基极层32中以从半导体衬底30的一面30a达
到势垒区域38的方式形成有n型的柱区域39。另外，柱区域39的杂质浓度与势垒区域38大致相同，柱区域39沿着沟槽33的延伸设置方向延伸设置。
41.这里，将igbt区域11中的fwd区域12侧的区域设为第1区域11a，将igbt区域11中的与第1区域11a不同的区域设为第2区域11b。在本实施方式中，由于如上述那样排列有igbt区域11及fwd区域12，所以在被fwd区域12夹着的部分的igbt区域11中，第2区域11b成为被第1区域11a夹着的结构。此外，在位于igbt区域11和fwd区域12的排列方向的两端部的igbt区域11中，排列方向的端部侧的区域的整体为第2区域11b。
42.并且，在fwd区域12中，整体地形成有柱区域39。另一方面，在igbt区域11中，仅在第1区域11a中形成有柱区域39，在第2区域11b中没有形成柱区域39。即，igbt区域11成为形成有柱区域39的区域和没有形成柱区域39的区域混合存在的状态。换言之，igbt区域11为柱区域39被间隔剔除了的结构。
43.另外，在本实施方式中，势垒区域38及柱区域39相当于载流子抽取部。此外，在本实施方式中，第1区域11a达到距与fwd区域12的边界最远的位置的柱区域39的与该边界相反侧的部分。即，后述的第1区域11a的宽度是与fwd区域12的边界和距边界最远的位置的柱区域39的与该边界相反侧的部分之间的长度。
44.在半导体衬底30的一面30a上，形成有由bpsg(borophosphosilicate glass的缩略)等构成的层间绝缘膜40。并且，在层间绝缘膜40上，形成有经由形成在层间绝缘膜40中的接触孔40a而与发射极区域36、接触区域37(即基极层32)及柱区域39电连接的上部电极41。即，在层间绝缘膜40上，形成有在igbt区域11中作为发射极电极发挥功能、在fwd区域12中作为阳极电极发挥功能的上部电极41。另外，上部电极41既可以与基极层32、接触区域37及柱区域39欧姆接合，也可以与基极层32及接触区域37欧姆接合并与柱区域39肖特基接合。
45.此外，在本实施方式中，在层间绝缘膜40中，在fwd区域12中形成有使栅极电极35露出的接触孔40b。并且，上部电极41还经由该接触孔40b而与栅极电极35连接。由此，形成在fwd区域12中的栅极电极35被维持为与上部电极41相同的电位。在本实施方式中，上部电极41相当于第1电极。
46.在漂移层31中的与基极层32侧相反的一侧(即，半导体衬底30的另一面30b侧)，形成有杂质浓度比漂移层31高的n型的缓冲层42。
47.并且，在igbt区域11中，夹着缓冲层42而在与漂移层31相反的一侧形成有p

型的集电极层43，在fwd区域12中，夹着缓冲层42而在与漂移层31相反的一侧形成有n

型的阴极层44。即，igbt区域11和fwd区域12根据形成在半导体衬底30的另一面30b侧的层是集电极层43还是阴极层44而划分。并且，集电极层43上的区域为igbt区域11，阴极层44上的区域为fwd区域12。
48.夹着集电极层43及阴极层44而在与漂移层31相反的一侧(即，半导体衬底30的另一面30b)，形成有与集电极层43及阴极层44电连接的下部电极45。即，形成有在igbt区域11中作为集电极电极发挥功能、在fwd区域12中作为阴极电极发挥功能的下部电极45。在本实施方式中，下部电极45与集电极层43及阴极层44欧姆接合。此外，在本实施方式中，下部电极45相当于第2电极。
49.并且，通过如上述那样构成，在fwd区域12中，构成了以基极层32及接触区域37为
阳极、以漂移层31、缓冲层42、阴极层44为阴极而形成pn结的fwd元件。
50.以上是本实施方式的半导体装置的结构。另外，在本实施方式中，n型、n

型、n
－
型相当于第1导电型，p型、p

型相当于第2导电型。此外，在本实施方式中，通过如上述那样构成，半导体衬底30成为包含集电极层43、阴极层44、漂移层31、发射极区域36、接触区域37、势垒区域38、柱区域39的结构。
51.接着，一边对上述半导体装置的动作进行说明，一边进一步对半导体装置的详细结构进行说明。
52.关于形成在igbt区域11中的igbt元件的动作，与以往是同样的。简单而言，关于igbt元件，通过控制向栅极电极35施加的栅极电压，来控制在基极层32中的与沟槽33相接的部分中形成的沟道的有无。由此，igbt元件进行在发射极－集电极间流过电流或切断电流的开关动作。
53.并且，关于形成在fwd区域12中的fwd元件，通过在上部电极41与下部电极45之间施加正偏压，从下部电极45向阴极层44注入电子、并从上部电极41向接触区域37注入空穴从而进行二极管动作。此时，在本实施方式中，在fwd区域12及igbt区域11的第1区域11a中形成有柱区域39。因此，如图4所示，从下部电极45注入的电子从柱区域39向上部电极41以低电阻的状态抽取。因而，势垒区域38及柱区域39与基极层32之间的pn结难以被施加正偏压，能够减少从上部电极41的空穴注入。另外，在图4中将电子表示为“e”。
54.因此，当上部电极41与下部电极45之间的电压从正偏压切换为反偏压时，由于空穴的注入被抑制，所以能够使恢复电流变小，能够使恢复时间变短。因而，能够降低开关损耗。另外，在本实施方式中，电子相当于从第2电极注入的载流子。
55.这里，参照图5及图6说明本发明的发明人对于柱区域39在igbt区域11及fwd区域12整体中形成的以往的半导体装置(以下也简单称作以往的半导体装置)进行研究的结果。
56.首先，如图5所示，确认到，在使半导体装置进行二极管动作时，空穴密度在fwd区域12中变高。并且，在igbt区域11中，将与fwd区域12的边界侧的相反侧设为igbt区域11的宽度方向上的中心侧(以下也简单称作中心侧)，确认到，空穴密度从与fwd区域12的边界侧朝向中心侧依次变低。这是因为，在二极管动作时，向阴极层44(即，半导体衬底30的另一面30b)注入的电子朝向一面30a侧一边以约45
°
的幅度扩散一边移动。即，在igbt区域11中，原本为电子难以到达距与fwd区域12的边界为半导体衬底30的厚度以上的部分、空穴难以被注入的状态。
57.此外，如图6所示，确认到，半导体装置短路而在igbt区域11中流过作为大电流的短路电流，该短路电流刚被切断后的温度分布为，从与fwd区域12的边界侧朝向中心侧变高。这是因为，在igbt区域11中的与fwd区域12的边界侧的区域中，由于流过大电流而产生的热被向fwd区域12侧散热。
58.进而，本发明的发明人对于漏电流与柱区域39的有无的关系进行了专门研究，得到了图7所示的结果。
59.如图7所示，由于温度越高电子越容易向上部电极41侧抽取，所以漏电流变大。并且，在形成有柱区域39的情况下，由于与没有形成柱区域39的情况相比电子更容易向上部电极41侧抽取，所以确认到漏电流容易变大。
60.即，半导体装置由于在短路时igbt区域11的中心侧的区域相比于与fwd区域12的
边界侧的区域而言温度容易变高，所以如果在该区域中形成有柱区域39，则漏电流变大从而短路耐量容易下降。因此，在如以往的半导体装置那样在igbt区域11及fwd区域12的整体中形成有柱区域39的情况下，短路耐量下降。
61.因而，在本实施方式的半导体装置中，使得igbt区域11在fwd区域12侧的第1区域11a中形成柱区域39，在与第1区域11a不同的第2区域11b中不形成柱区域39。因此，能够在降低开关损耗的同时使短路耐量提高。
62.并且，本发明的发明人还对第1区域11a的宽度进行了专门研究，得到了图8所示的实验结果。另外，图8是表示将半导体衬底30的厚度设为120μm、将fwd区域12的宽度设为250μm的实验结果的图。此外，在图8中，以igbt区域11与阴极层44的边界为基准(即，图8中的第1区域的宽度为0)。
63.如图8所示，恢复损耗(即，开关损耗)在第1区域11a的宽度为120μm以内时急剧地下降，但在120μm以上的范围中不怎么变化。即，在半导体衬底30的厚度为120μm的情况下，即使将第1区域11a的宽度设为半导体衬底30的厚度以上，恢复损耗也不怎么变化。
64.另一方面，短路耐量在第1区域11a的宽度为250μm以内时大致固定，但如果第1区域11a的宽度为250μm以上则急剧地下降。即，在fwd区域12的宽度为250μm的情况下，如果将第1区域11a的宽度设为fwd区域12的宽度以上，则短路耐量急剧地下降。
65.因此，在本实施方式中，将第1区域11a的宽度形成为半导体衬底30的厚度以上且fwd区域12的宽度以下。
66.如以上说明，在本实施方式中，在fwd区域12中形成有柱区域39。此外，igbt区域11具有形成有柱区域39的第1区域11a和没有形成柱区域39的第2区域11b。因此，通过形成有柱区域39的fwd区域12及第1区域11a，能够实现开关损耗的降低。此外，通过没有形成柱区域39的第2区域11b，能够抑制短路耐量下降。
67.并且，在本实施方式中，第1区域11a形成在与fwd区域12的边界侧。此外，第1区域11a的宽度为半导体衬底30的厚度以上且fwd区域12的宽度以下。因此，能够在充分降低开关损耗的同时抑制短路耐量下降。
68.(第2实施方式)
69.对第2实施方式进行说明。本实施方式相对于第1实施方式变更了igbt区域11的结构。其他与第1实施方式是同样的，所以这里省略说明。
70.在本实施方式中，如图9所示，没有形成势垒区域38及柱区域39。并且，基极层32的位于第1区域11a的第1基极层32a，与位于第2区域11b的第2基极层32b相比杂质浓度低。另外，虽未特别图示，但fwd区域12中的半导体衬底30的一面30a侧的结构是与第1区域11a同样的结构。
71.这样，即使是通过改变基极层32的杂质浓度而使电子向上部电极41的抽取容易度变化的半导体装置，也能够得到与上述第1实施方式同样的效果。另外，在本实施方式中，第1基极层32a相当于载流子抽取部。
72.(其他实施方式)
73.将本发明依据实施方式进行了记述，但应理解的是本发明并不限定于该实施方式及构造。本发明也包含各种各样的变形例及等价范围内的变形。除此以外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入在本发明
的范畴及思想范围中。
74.例如，在上述各实施方式中，对将第1导电型设为n型、将第2导电型设为p型的例子进行了说明，但也可以将第1导电型设为p型，将第2导电型设为n型。
75.此外，在上述各实施方式中，也可以不是沟槽栅型的半导体装置，而是在半导体衬底30的一面30a上配置栅极电极35的平面型的半导体装置。
76.进而，在上述各实施方式中，单元区域10也可以为1个，也可以为3个以上的多个。此外，fwd区域12也可以在1个单元区域10内仅形成1个。
77.此外，在上述各实施方式中，也可以不将第1区域11a形成在fwd区域12侧。进而，第1区域11a的宽度也可以小于半导体衬底30的厚度，也可以比fwd区域12的宽度大。这样的半导体装置也通过将igbt区域11做成具有第1区域11a和第2区域11b的结构从而能够在降低开关损耗的同时抑制短路耐量下降。
78.并且，在上述第1实施方式中，虽未特别图示，但势垒区域38也可以配置在漂移层31与基极层32之间。此外，在上述第1实施方式中，虽未特别图示，但也可以不形成势垒区域38，载流子抽取部仅由柱区域39构成。进而，在上述第1实施方式中，也可以通过使柱区域39的杂质浓度变化而使载流子的抽取容易度变化。该情况下，例如使得形成在第1区域11a中的柱区域39比形成在第2区域11b中的柱区域39杂质浓度高即可。
79.进而，在上述第1实施方式中，接触区域37也可以不形成，也可以与柱区域39分离而形成。即，半导体装置也可以采用使基极层32从半导体衬底30的一面30a露出的结构。
80.此外，在上述第1、第2实施方式中，igbt区域11和fwd区域12也可以不邻接配置。例如，也可以在igbt区域11与fwd区域12之间配置连接区域等区域。