一种驱动电路及显示装置的制作方法

1.本发明实施例涉及显示技术，尤其涉及一种驱动电路及显示装置。


背景技术：

2.随着显示技术的发展，显示面板的集成度越来越高，成本越来越低，开发非晶硅栅极驱动(amorphous silicon gate，asg)成了新的课题。利用asg技术将栅极驱动电路直接集成在玻璃基板上，从而在实现窄边框设计的同时，有效提高显示装置的集成度，并降低其制造成本。
3.asg电路通常包括多级移位寄存器单元，各级移位寄存单元的输出端与扫描信号线一一对应电连接，通过依次向各条扫描信号线输出扫描信号的有效电平，以实现逐行扫描功能，使得显示面板呈现出相应的显示画面。
4.现有的显示面板在高温高湿环境下工作时，由于各级移位寄存单元的信号输出端以及相应节点电连接的晶体管存在固有的漏电流，因而使得各级移位寄存单元的信号输出端以及相应节点无法保持为扫描信号的正常电位，致使信号输出端以及相应的节点处的电位发生漂移，导致显示面板中移位寄存单元的输出端所在线路g线出现抖动。


技术实现要素：

5.本发明提供一种驱动电路及显示装置，以解决现有显示装置中asg特性漂移导致稳定性差的问题。
6.第一方面，本发明实施例提供了一种驱动电路，包括：
7.第一移位寄存器、第一信号线和第二信号线，所述第一移位寄存器包括第一节点和第二节点，所述第一信号线给所述第一移位寄存器提供第一输入信号，所述第二信号线给所述第一移位寄存器提供第二输入信号，所述第一移位寄存器用于根据所述第一输入信号和所述第二输入信号，控制所述第一节点和所述第二节点的电位；
8.驱动模块，分别电连接所述第一节点、所述第二节点、所述第一信号线和所述第二信号线，用于检测所述第一节点和所述第二节点的电位，并根据两者的电位检测结果调节所述第一输入信号和/或所述第二输入信号。
9.第二方面，本发明实施例还提供了一种显示装置，包括如上所述的驱动电路。
10.本发明实施例，通过设置第一移位寄存器，并且由第一信号线给第一移位寄存器提供第一输入信号，第二信号线给第一移位寄存器提供第二输入信号，使得第一寄存器在第一输入信号和第二输入信号的作用下进行工作，此时，第一移位寄存器根据第一输入信号和第二输入信号来控制第一节点和第二节点的电位，通过驱动模块检测第一节点和第二节点的电位，并根据两者的电位检测结果调节第一输入信号和/或第二输入信号，以保证第一移位寄存器中第一节点和第二节点的电位稳定，减小第一节点和第二节点的驱动能力的差异，保证第一移位寄存器的稳定输出，进而能够确保驱动电路工作的稳定性，提高显示画面的显示质量。
附图说明
11.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图虽然是本发明的一些具体的实施例，对于本领域的技术人员来说，可以根据本发明的各种实施例所揭示和提示的器件结构，驱动方法和制造方法的基本概念，拓展和延伸到其它的结构和附图，毋庸置疑这些都应该是在本发明的权利要求范围之内。
12.图1是现有技术中相关的asg电路结构示意图；
13.图2是图1中移位寄存单元的电路结构示意图；
14.图3是图2中移位寄存单元的驱动时序图；
15.图4是本发明实施例提供的一种驱动电路的结构示意图；
16.图5是本发明实施例提供的一种asg电路结构示意图；
17.图6是本发明实施例提供的另一种驱动电路的结构示意图；
18.图7是图6中探测单元的一种具体电路结构示意图；
19.图8是图6中激励单元的一种具体电路结构示意图；
20.图9是图6中激励单元的另一种具体电路结构示意图；
21.图10是图6中激励单元的又一种具体电路结构示意图；
22.图11是本发明实施例提供的另一种驱动电路的结构示意图；
23.图12是本发明实施例提供的一种第一移位寄存器的结构示意图；
24.图13是图12中一种第一移位寄存器的具体电路结构示意图；
25.图14是本发明实施例提供的又一种驱动电路的结构示意图；
26.图15是本发明实施例提供的一种第一移位寄存电路的驱动时序图；
27.图16是本发明实施例提供的另一种第一移位寄存器的结构示意图；
28.图17是图16中一种第一移位寄存器的具体电路结构示意图；
29.图18是本发明实施例提供的另一种第一移位寄存电路的驱动时序图；
30.图19是图16中另一种第一移位寄存器的具体电路结构示意图；
31.图20是本发明实施例提供的又一种第一移位寄存电路的驱动时序图；
32.图21是本发明实施例提供的又一种第一移位寄存电路的驱动时序图；
33.图22是本发明实施例提供的又一种第一移位寄存电路的驱动时序图。
具体实施方式
34.为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例所揭示和提示的基本概念，本领域的技术人员所获得的所有其他实施例，都属于本发明保护的范围。
35.图1是现有技术中相关的asg电路结构示意图，图2是图1中移位寄存单元的电路结构示意图，图3是图2中移位寄存单元的驱动时序图。结合图1、图2和图3所示，显示面板包括显示区aa’和非显示区na’，其中，在显示区aa’中包括多条扫描线10’和多条数据线20’，扫描线10’和数据线20’限定形成沿多行多列分布的子像素30’；在非显示区na’，asg电路通常包括多个级联设置的移位寄存单元40’；每个移位寄存单元41’包括输入模块401’、下拉控
制模块402’、下拉模块403’、输出模块404’、上拉模块405’、关断模块406’、存储电容c1’、信号控制端fw’、关断控制端bw’、电源信号端vgl’、信号输出端out’、信号输入端in1’/in2’和时钟信号端ck’(ck1’或ck2’)。各级移位寄存单元40’的输出端out’与扫描信号线10’一一对应电连接，通过依次向各条扫描信号线10’输出扫描信号的使能电平，以实现逐行扫描功能，再配合数据线20’的输出信号，使得显示面板呈现出相应的显示画面。
36.现有技术中，在显示面板的图像显示期间，其可显示多帧显示画面，即包括多个扫描周期，每个扫描周期包括显示阶段display和显示空白阶段blanking。
37.若在显示空白阶段blanking，下拉控制模块402’持续将扫描控制端fw’的扫描控制信号fw的高电平提供至节点q’，会使晶体管t1’和t2’在显示空白阶段blanking保持持续导通的状态，那么节点p’经晶体管t1’到电源信号端vgl’形成放电路径，导致移位寄存单元40’的节点p’处的电荷减少。尤其是在高温高湿的工作环境下，移位寄存单元40’中晶体管内部载流子活性较高，晶体管的特性发生漂移，会使移位寄存单元40’特性也逐渐漂移，那么移位寄存单元40’对节点p’处的电位影响更为明显，如此，节点p’的驱动能力越来越弱，节点q’的驱动能力越来越强，出现节点p’和节点q’驱动能力差异过大而不匹配的现象。当节点p’和节点q’之间的驱动能力差异越来越大，无法互相钳制，甚至出现节点q’始终钳制节点p’的情况，使得移位寄存单元40’输出异常，引起移位寄存单元40’的输出端out’所在线路g’线抖动，进而影响下一帧显示画面的正常显示，以及影响显示面板的显示质量。
38.另外，在asg电路的实际应用过程中，由于工况的不同，若在显示空白阶段blanking，输入模块401’持续将扫描控制端fw’的扫描控制信号fw的高电平提供至节点p’；节点q’通过上拉模块405’与电源信号端vgl’形成放电路径，导致移位寄存单元40’的节点q’处的电荷减少，也会出现节点p’的驱动能力越来越强，节点q’的驱动能力越来越弱的现象，导致节点p’和节点q’之间的驱动能力差异越来越大，无法互相钳制，甚至出现节点p’始终钳制节点q’的情况，同样会引起g’线抖动，进而影响下一帧显示画面的正常显示，以及影响显示装置的显示质量。
39.基于上述技术问题，本发明实施例提供了一种驱动电路，包括：第一移位寄存器、第一信号线和第二信号线，第一移位寄存器包括第一节点和第二节点，第一信号线给第一移位寄存器提供第一输入信号，第二信号线给第一移位寄存器提供第二输入信号，第一移位寄存器用于根据第一输入信号和第二输入信号，控制第一节点和第二节点的电位；驱动模块，分别电连接第一节点、第二节点、第一信号线和第二信号线，用于检测第一节点和第二节点的电位，并根据两者的电位检测结果调节第一输入信号和/或第二输入信号。
40.采用上述技术方案，在显示装置中设置第一移位寄存器，由第一信号线给第一移位寄存器提供第一输入信号，第二信号线给第一移位寄存器提供第二输入信号，那么第一寄存器在第一输入信号和第二输入信号的作用下进行工作，此时第一移位寄存器根据第一输入信号和第二输入信号来控制第一节点和第二节点的电位。
41.驱动模块用于检测第一节点和第二节点的电位，并根据两者的电位检测结果调节第一输入信号和/或第二输入信号，以保证第一移位寄存器中第一节点和第二节点的电位稳定，减小第一节点和第二节点的驱动能力的差异。显然，若移位寄存器内部产生特性漂移导致第一节点和第二节点的驱动能力不匹配，驱动模块可通过检测第一节点和第二节点的电位，实现对第一节点和第二节点驱动能力的调节，保证第一移位寄存器的稳定输出，进而
能够确保驱动电路工作的稳定性，提高显示画面的显示质量。
42.以上是本技术的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
43.图4是本发明实施例提供的一种驱动电路的结构示意图，如图4所示，该驱动电路包括第一移位寄存器40、第一信号线s1和第二信号线s2，第一移位寄存器40包括第一节点p和第二节点q，第一信号线s1给第一移位寄存器40提供第一输入信号s1，第二信号线s2给第一移位寄存器40提供第二输入信号s2，第一移位寄存器40用于根据第一输入信号s1和第二输入信号s2，控制第一节点p和第二节点q的电位；驱动模块50，分别电连接第一节点p、第二节点q、第一信号线s1和第二信号线s2，用于检测第一节点p和第二节点q的电位，并根据两者的电位检测结果调节第一输入信号s1和/或第二输入信号s2。
44.可以理解的，图5是本发明实施例提供的一种asg电路结构示意图，结合图4和图5所示，asg电路通常包括多个级联设置的移位寄存器，其中包括用于为显示晶体管的栅极提供扫描信号的栅极驱动电路asg(asg1、asg2、
…
、asgn)和虚设asg(即dummy asg)，asg和dummy asg分别与第一信号线s1和第二信号线s2电连接，asg的输出端与扫描线信号线电连接(图中未示出)。asg电路用于进行显示装置的阵列基板的栅极驱动，通常在第一行扫描线对应的asg之前和/或最后一行扫描线对应的asg之后设置有dummy asg，在对dummy asg所在行进行扫描时的阶段通常为显示空白阶段blanking，保持相应显示画面不变。
45.具体的，asg电路新增一dummy asg，第一移位寄存器40位于该新增dummy asg内，图5示例性地给出了新增dummy asg位于最后一行dummy asg之后。驱动模块50与第一移位寄存器40电连接，第一移位寄存器40中设置有驱动第一移位寄存器40稳定输出的第一信号线s1和第二信号线s2，第一信号线s1例如调节第一节点p的电位的信号线，第二信号线s2例如是调节第二节点q的电位的信号线。当驱动模块50通过实时检测第一移位寄存器40中第一节点p和第二节点q的电位，并在判定第一节点p的电位与第二节点q的电位差越来越大，且第一节点p的电位大于第二节点q的电位时，可以通过调节第一信号线s1的输入信号s1来降低第一节点p的电位，或者通过调节第二信号线s2的输入信号s2来抬高第二节点q的电位，以减小第一节点p的电位与第二节点q的电位差。同理，当驱动模块50通过实时检测第一移位寄存器40中第一节点p和第二节点q的电位，并在判定第一节点p的电位与第二节点q的电位差越来越大，且第二节点q的电位大于第一节点p的电位时，可以通过调节第一信号线s1的输入信号s1来抬高第一节点p的电位，或者通过调节第二信号线s2的输入信号s2来降低第二节点q的电位，以减小第一节点p的电位与第二节点q的电位差。如此，驱动模块50可以通过实时检测第一移位寄存器40中第一节点p和第二节点q的电位，并根据两者的电位检测结果调节第一输入信号s1和/或第二输入信号s2，以保证第一移位寄存器40中第一节点p和第二节点q的电位稳定，避免第一节点p的电位与第二节点q的电位差过大造成第一节点p和第二节点q的驱动能力不匹配，而影响显示面板的显示质量。
46.需要说明的是，显示装置还包括栅极驱动芯片，与第一信号线s1、第二信号线s2和第一移位寄存器40电连接，用于提供控制时序信号，以通过移位寄存电路进行阵列基板的栅极驱动。第一信号线s1和第二信号线s2是可以驱动第一移位寄存器40稳定输出的信号
线。驱动模块50可以是集成于栅极驱动芯片内部，也可以是部分集成于栅极驱动芯片内部，本发明实施例不做任何限定，如此，以简化电路布线，利于显示装置的窄边框设计。
47.可选的，第一节点p为上拉节点，第二节点q为下拉节点。
48.可以理解的，第一移位寄存器40在正常工作状态下，通过第一信号线s1提供第一输入信号s1和第二信号线s2提供第二输入信号s2，可以使第一节点p的电位升高为高电平，或者可以使第二节点q的电位降低为低电平，如此，第一节点p为上拉节点，第二节点q为下拉节点。
49.示例性的，当驱动模块50在检测到第一节点p的电位越来越高，第二节点q的电位越来越低时，驱动模块50可通过调节第一输入信号s1和/或第二输入信号s2，使得第一节点p的电位降低，以及第二节点q的电位升高，并在第一节点p的电位和第二节点q的电位恢复至正常时保持稳定，进而保证第一移位寄存器40的稳定输出，以提高显示面板的显示效果。
50.可选的，图6是本发明实施例提供的另一种驱动电路的结构示意图，如图6所示，驱动模块50包括探测单元51和激励单元52；探测单元51的第一输入端x1电连接第一节点p，第二输入端x2电连接第二节点q，第一探测端a电连接激励单元52，且第二探测端b电连接激励单元52；激励单元52的第一输出端y1电连接第一信号线s1，且第二输出端y2电连接第二信号线s2；激励单元52用于检测第一探测端a和第二探测端b的电位，以此生成电位检测结果并调节第一输入信号s1和/或第二输入信号s2。
51.具体的，探测单元51用于检测第一移位寄存器40中的第一节点p和第二节点q的电位，并通过第一探测端a和第二探测端b输出对应的电位信号至激励单元52，激励单元52根据检测到的第一探测端a和第二探测端b的电位进行处理分析，并生成电位检测结果来调节第一输入信号s1和/或第二输入信号s2，以实现稳定第一节点p和第二节点q，保证第一移位寄存器40的稳定输出，如图5，由于其他级联设置的移位寄存器电连接至第一信号线s1和第二信号线s2，第一输入信号s1和/或第二输入信号s2被调节，从而可以改善其他级联设置的移位寄存器的稳定输出，提高显示质量。
52.需要说明的是，激励单元52可以是集成于显示装置中的栅极驱动芯片上，也可以是单独设置的，本发明实施例对此不做特殊限定，本领域技术人员可根据实际情况进行设置。
53.可选的，图7是图6中探测单元的一种具体电路结构示意图，结合图6和图7所示，探测单元51包括第一开关器件m1、第二开关器件m2、第三开关器件m3和第四开关器件m4；第一开关器件m1连接在第一电源端vg1和第一探测端a之间，且第一开关器件m1的控制端电连接第一节点p；第二开关器件m2连接在第一电源端vg1和第二探测端b之间，且第二开关器件m2的控制端电连接第二节点q；第三开关器件m3连接在第二电源端vg2和第一探测端a之间，且第三开关器件m3的控制端电连接第二节点q；第四开关器件m4连接在第二电源端vg2和第二探测端b之间，且第四开关器件m4的控制端电连接第一节点p。
54.具体的，由于第一开关器件m1和第四开关器件m4的控制端均电连接于第一节点p，因此，第一开关器件m1和第四开关器件m4同时导通或关断，同样的，由于第二开关器件m2和第三开关器件m3的控制端均电连接于第二节点q，因此，第一开关器件m1和第四开关器件m4同时导通或关断。
55.示例性的，当第一节点p的驱动能力强于第二节点q的驱动能力时，第一节点p控制
第一开关器件m1和第四开关器件m4导通，第二节点q的驱动能力较弱，使得第二开关器件m2和第三开关器件m3处于关断状态，此时，第一探测端a点的电位被钳位至第一电源端vg1，第二探测端b点的电位被钳位至第二电源端vg2。如此，可以通过检测第一探测端a点的电位和第二探测端b点的电位获知第一节点p和第二节点q的驱动能力大小及差异。
56.然后，再通过激励单元52对检测到的第一探测端a和第二探测端b的电位进行处理分析，并生成电位检测结果来调节第一输入信号s1和/或第二输入信号s2，以实现稳定第一节点p和第二节点q，保证第一移位寄存器40的稳定输出，如图5，由于其他级联设置的移位寄存器电连接至第一信号线s1和第二信号线s2，第一输入信号s1和/或第二输入信号s2被调节，从而可以改善其他级联设置的移位寄存器的稳定输出，提高显示质量。
57.需要说明的是，本实施例中的激励单元52可以是集成于显示装置中的栅极驱动芯片内部，以减小线路布局，利于显示装置的轻薄化和窄边框化。
58.可选的，继续参考图6和图7，第一开关器件m1至第四开关器件m4均为n型mos晶体管，第一电源端vg1的电压大于第二电源端vg2的电压。
59.具体的，第一开关器件m1至第四开关器件m4均为n型mos晶体管时，控制第一开关器件m1至第四开关器件m4导通的控制电压为高电平，控制第一开关器件m1至第四开关器件m4关断的控制电压为低电平。
60.具体的，第一电源端vg1提供的电压信号vg1可以是高电平信号，第二电源端vg2提供的电压信号vg2可以是低电平信号。
61.当第一节点p的驱动能力强于第二节点q的驱动能力，即第一节点p为高电平，第二节点q为低电平时，第一节点p控制第一开关器件m1和第四开关器件m4导通，第二节点q控制第二开关器件m2和第三开关器件m3关断。此时，第一探测端a点的电位被钳位至第一电源端vg1，第二探测端b点的电位被钳位至第二电源端vg2，因此，第一探测端a点的电位大于第二探测端b点的电位。
62.当第一节点p的驱动能力比第二节点q的驱动能力弱时，即第一节点p为低电平，第二节点q为高电平时，第一节点p控制第一开关器件m1和第四开关器件m4关断，第二节点q控制第二开关器件m2和第三开关器件m3导通。此时，第一探测端a点的电位被钳位至第二电源端vg2，第二探测端b点的电位被钳位至第一电源端vg1，因此，第一探测端a点的电位小于第二探测端b点的电位。
63.因此，本实施例中通过设置第一开关器件m1至第四开关器件m4均为n型mos晶体管，第一电源端vg1的电压大于第二电源端vg2的电压，如此，当第一节点p的驱动能力强于第二节点q的驱动能力时，则相应的有第一探测端a点的电位大于第二探测端b点的电位；当第二节点q的驱动能力强于第一节点p的驱动能力时，则相应的有第二探测端b点的电位大于第一探测端a点的电位。
64.基于此，当第一节点p和第二节点q的驱动能力不匹配时，激励单元52通过直接检测第一探测端a点的电位和第二探测端b点的电位并判断两者之间的大小，就能够确定第一节点p和第二节点q的驱动能力的强弱，并根据电位检测结果来调节第一输入信号s1和/或第二输入信号s2，可以实现快速准确地稳定第一节点p和第二节点q的电位，以保证第一移位寄存器40的稳定输出，如图5，由于其他级联设置的移位寄存器电连接至第一信号线s1和第二信号线s2，第一输入信号s1和/或第二输入信号s2被调节，从而可以改善其他级联设置
的移位寄存器的稳定输出，提高显示质量。
65.可选的，继续参考图6和图7所示，激励单元52用于在检测到第一探测端a的电位大于第二探测端b的电位时，调节第一输入信号s1以降低第一探测端a和第二探测端b的电位差；激励单元52还用于在检测到第一探测端a的电位小于第二探测端b的电位时，调节第二输入信号s2以降低第一探测端a和第二探测端b的电位差。
66.具体的，激励单元52在检测到第一探测端a的电位大于第二探测端b的电位时，生成电位检测结果并调节第一输入信号s1，以使得第一节点p和第二节点q的驱动能力差异减小，从而使得第一探测端a和第二探测端b的电位差降低。同样的，激励单元52在检测到第一探测端a的电位小于第二探测端b的电位时，生成电位检测结果并调节第二输入信号s2，以使得第一节点p和第二节点q的驱动能力差异减小，从而使得第一探测端a和第二探测端b的电位差降低。如此，通过调节第一输入信号s1和第二输入信号s2来调整第一节点p和第二节点q的驱动能力差异降低，保证下一帧显示画面的正常显示，以提高显示面板的显示质量。
67.可选的，图8是图6中激励单元的一种具体电路结构示意图，结合图6和图8所示，是本发明实施例提供的一种驱动电路的结构示意图，如图8所示，激励单元52包括主控芯片521和激励电路522，激励电路522包括第一激励器件5221和第二激励器件5222；第一激励器件5221的第一驱动端d11电连接主控芯片521的第一控制端c1，第二驱动端d12电连接第一探测端a，输入端电连接主控芯片521的第三电源端vg3，且输出端电连接第二信号线s2；第二激励器件5222的第一驱动端d21电连接主控芯片521的第二控制端c2，第二驱动端d22电连接第二探测端b，输入端电连接主控芯片521的第四电源端vg4，且输出端电连接第一信号线s1。
68.具体的，在显示阶段，第一激励器件5221的第一驱动端d11在主控制芯片521的控制下，将第三电源端vg3的信号传输至第二信号线s2，以实现显示阶段第二信号线s2传输第二输入信号s2。在显示空白阶段，第一激励器件5221用于根据检测到的第一探测端a的电位产生检测结果，第二驱动端d12根据检测结果来控制第一激励器件5221，以使第一激励器件5221根据第三电源端vg3的输入信号来输出，并将输出信号传输至第二信号线s2，以实现调节第二输入信号s2。
69.同理，在显示阶段，第二激励器件5222的第一驱动端d21在主控制芯片521的控制下，将第四电源端vg4的信号传输至第一信号线s1，以实现显示阶段第一信号线s1传输第一输入信号s1。在显示空白阶段，第二激励器件5222用于根据检测到的第二探测端b的电位产生检测结果，第二驱动端d22根据检测结果控制第二激励器件5222，以使第二激励器件5222根据第四电源端vg4的输入信号来输出，并将输出信号传输至第一信号线s1，以实现调节第一输入信号s1。
70.在显示阶段，第一控制端c1和第二控制端c2的控制信号为有效控制信号，第一激励器件5221将第三电源端vg3的信号传输至第二信号线s2，且第二激励器件5222将第四电源端vg4的信号传输至第一信号线s1。在显示空白阶段，其控制信号为无效控制信号。
71.在显示空白阶段，第一激励器件5221由第二驱动端d12控制，且第二激励器件5222由第二驱动端d22控制，则第一激励器件5221或第二激励器件5222可以通过输出信号来实现对第二输入信号s2和/或第一输入信号s1的调节，进而降低第一探测端a与第二探测端b的电位差，使得第一节点p和第二节点q的驱动能力的差异减小。
72.可以理解的，第三电源端vg3和第四电源端vg4的电压信号可以是高电平信号，也可以是低电平信号，本发明实施例不做特殊限定，可以根据第一信号线s1和第二信号线s2的具体类型以及第一信号线s1和第二信号线s2对第一节点p和第二节点q的驱动能力的影响而选择性设置。需要说明的是，显示空白阶段，第三电源端vg3和第四电源端vg4的电压信号与显示阶段可能不同。在显示空白阶段，第三电源端vg3和第四电源端vg4的电压信号需要根据第一节点p和第二节点q的驱动能力差异而调节，以此实现对第一信号线s1和第二信号线s2的调节。
73.需要说明的是，主控芯片521可以是集成于栅极驱动芯片上的，以简化线路布局，本发明是实施例对此不做特殊限定。
74.可选的，图9是图6中激励单元的另一种具体电路结构示意图，结合图6和图9所示，激励单元52包括第五开关器件m5、第六开关器件m6、第七开关器件m7和第八开关器件m8；第五开关器件m5连接在第三电源端vg3和第二信号线s2之间，且第五开关器件m5的控制端电连接第一探测端a；第六开关器件m6连接在第三电源端vg3和第二信号线s2之间，且第六开关器件m6的控制端电连接第一控制端c1；第七开关器件m7连接在第四电源端vg4和第一信号线s1之间，且第七开关器件m7的控制端电连接第二探测端b；第八开关器件m8连接在第四电源端vg4和第一信号线fw之间，且第八开关器件m8的控制端电连接第二控制端c2。
75.可以理解的，图9仅示例性地给出了激励单元52的电路结构，激励单元52中的主控芯片521和激励电路522可以是集成设计的，或者激励单元52中的主控芯片521和激励电路522是独立设计的，参考图10所示。
76.具体的，第五开关器件m5和第六开关器件m6为并联连接，第七开关器件m7和第八开关器件m8为并联连接，如此，当第五开关器件m5和第六开关器件m6中任何一个处于导通状态，第三电源端vg3提供的电源信号vg3都可以传输至第二信号线s2，同理，当第七开关器件m7和第八开关器件m8中任何一个处于导通状态，第四电源端vg4提供的电源信号vg4都可以传输至第一信号线s1。
77.进一步的，显示空白阶段，第一控制端c1和第二控制端c2的控制信号为无效控制信号，第六开关器件m6和第八开关器件m8关断，如此，激励单元52通过检测到的第一探测端a和第二探测端b的电位的高低来控制第五开关器件m5和第七开关器件m7的导通或关断，进而来实现对第二输入信号s2和/或第一输入信号s1的有效调节，以减小第一节点p和第二节点q的驱动能力差异，同时减小第一探测端a和第二探测端b的电位差，提高显示质量。
78.可选的，第五开关器件m5至第八开关器件m8均为n型mos晶体管；第三电源端vg3和第四电源端vg4均为高电位。
79.具体的，第五开关器件m5至第八开关器件m8均为n型mos晶体管时，控制第五开关器件m5至第八开关器件m8导通的控制电压为高电平，控制第五开关器件m5至第八开关器件m8关断的控制电压为低电平。基于此，在显示阶段，第一控制端c1和第二控制端c2的有效控制信号为高电平；在显示空白阶段，第一控制端c1和第二控制端c2的无效控制信号为低电平。
80.在显示阶段，第一控制端c1和第二控制端c2的控制信号均为高电平，第六开关器件m6和第八开关器件m8均导通，第一信号线s1接收第四电源端vg4提供的电源信号vg4，第二信号线s2接收第三电源端vg3提供的电源信号vg3，如此，第一输入信号s1和第二输入信
号s2为高电平。
81.在显示空白阶段，第一控制端c1和第二控制端c2的控制信号均为低电平，第六开关器件m6和第八开关器件m8均关断，当检测到第一探测端a或第二探测端b的电位为高电平，则第一探测端a控制第五开关管m5导通，第二信号线s2接收第三电源端vg3提供的电源信号vg3；或者，第二探测端b控制第七关器件m7导通，第一信号线s1接收第四电源端vg4提供的电源信号vg4。当检测到第一探测端a或第二探测端b的电位为低电平，则第一探测端a控制第五开关管m5关断，第二信号线s2无法接收第三电源端vg3提供的电源信号vg3，第二输入信号s2的电位被拉低；或者，第二探测端b控制第七关器件m7关断，第一信号线s1无法接收第四电源端vg4提供的电源信号vg4，第一输入信号s1的电位被拉低。
82.可选的，驱动电路在一帧显示画面的工作过程包括：用于检测第一节点p和第二节点q电位的电位检测阶段以及电位检测阶段以外的其他阶段；第一控制端c1和第二控制端c2在电位检测阶段为低电位且在其他阶段为高电位。
83.具体的，显示画面显示一帧画面的时间为一个扫描周期，一个扫描周期包括显示阶段display和显示空白阶段blanking，在对第一节点p和第二节点q电位进行检测的电位检测阶段，可以为一个扫描周期中的blanking阶段，或者是位于blanking阶段内，以避免在根据第一节点p和第二节点q电位检测结果对第一输入信号s1和/或第二输入信号s2进行调整时，而影响显示画面在显示阶段的显示质量。电位检测阶段以外的其他阶段可以包括显示阶段display，或者显示阶段display和部分显示空白阶段blanking，本发明实施例对此不做特殊限定。
84.结合图9所示，在电位检测阶段，第一控制端c1和第二控制端c2为低电位，第六开关器件m6和第八开关器件m8关断，激励单元52通过检测到的第一探测端a和/或第二探测端b的电位的高低来控制第五开关器件m5和/或第七开关器件m7的导通或关断，进而来实现对第二输入信号s2和/或第一输入信号s1的有效调节。
85.在显示阶段，第一控制端c1和第二控制端c2为高电位，第六开关器件m6和第八开关器件m8均导通，第一信号线s1接收第四电源端vg4提供的电源信号vg4，第二信号线s2接收第三电源端vg3提供的电源信号vg3，如此，第一输入信号s1和第二输入信号s2均为高电位。
86.可选的，图11是本发明实施例提供的另一种驱动电路的结构示意图，该驱动电路包括多级级联的第二移位寄存器60，被触发的最后一级第二移位寄存器60的移位寄存输出端与第一移位寄存器40的移位触发输入端电连接。
87.具体的，结合图5和图11所示，第一移位寄存器40可以位于最后一级第二移位寄存器60的下一级，如此，被触发的最后一级第二移位寄存器60的移位寄存输出端与对应的扫描信号线(图中未示出)电连接的同时，还与下一级的第一移位寄存器40的移位触发输入端电连接，以使二移位寄存器60的移位寄存输出端输出的信号传输至第一移位寄存器40移位触发输入端，作为第一移位寄存器40的输入信号，以控制第一移位寄存器40的工作。同时，通过驱动模块50对第一移位寄存器40中第一节点p和第二节点q的检测来调节第一信号线s1和第二信号线s2的输入信号，减小第一节点p和第二节点q的驱动能力差异，保证第一节点p和第二节点q的电位稳定，提高显示质量。
88.在其他实施例中，还可选第一移位寄存器可以位于第一级第二移位寄存器的上一
级。
89.可选的，图12是本发明实施例提供的一种第一移位寄存器的结构示意图，第一移位寄存器40包括输入模块401、分压模块402和输出模块403；输入模块401的输出端电连接第一节点p，输出模块403通过耦合电容c1耦接于第一节点p，分压模块402的控制端连接于第一节点p，分压模块402包括第二节点q；输入模块401用于调节第一节点p的电位；分压模块402用于调节第二节点q的电位。
90.可选的，继续参考图12所示，输入模块401的输入端电连接第一信号线s1，分压模块402的第一输入端电连接第二信号线s2；驱动模块50用于根据电位检测结果拉低第一输入信号s1，或拉低第二输入信号s2。
91.可以理解的，图13是图12中一种第一移位寄存器的具体电路结构示意图，图13示例性地给出了输入模块401包括第一晶体管t1，第一晶体管t1的控制端连接于第一移位寄存器40移位触发输入端in1，移位触发输入端in1与上一级第二移位寄存器60的移位寄存输出端电连接(图中未示出)，第一晶体管t1电连接于第一信号线s1与第一节点p之间，输入模块401用于在输入端in1的输入信号的控制下，将第一信号线s1的第一输入信号s1传输至第一节点p。分压模块402包括第二晶体管t2、第三晶体管t3、第四晶体管t4和第五晶体管t5，第二晶体管t2的第一极、第三晶体管t3的栅极、以及第三晶体管t3的第一极均与第一信号线s1电连接；第二晶体管t2的第二极电连接于第二节点q，第四晶体管t4和第五晶体管t5的栅极均电连接于第一节点p，第四晶体管t4电连接于第二节点q与第一电平信号端vgl之间，第五晶体管t5电连接于第三晶体管t3的第二极与第一电平信号端vgl之间；耦合电容c1电连接于第二节点p与信号输出端out之间，存储电容c1能够存储第二节点p和信号输出端out的电位。输出模块403包括第六晶体管t6，第六晶体管t6的栅极电连接于第一节点p，第六晶体管t6的第一极与时钟信号端ck电连接，第六晶体管t6的第二极电连接于信号输出端out，输出模块403用于在第一节点p的电位的控制下，将时钟信号端ck的时钟信号ck传输至信号输出端out。
92.此外，第一移位寄存器40还可以包括下拉模块404、第九晶体管t9和关闭信号端goff，下拉模块404包括第七晶体管t7和第八晶体管t8，用于在第二节点q的电位的控制下，将第一电平信号端vgl的第一电平信号vgl传输至第一节点p和信号输出端out。第七晶体管t7的沟道类型与第八晶体管t8的沟道类型相同，即能够控制第七晶体管t7导通的信号，同时也能够控制第八晶体管t8导通，而能够控制第七晶体管t7关闭的信号，同时也能够控制第八晶体管t8关闭。第九晶体管t9电连接于信号输出端out与第一电平信号端vgl之间，第九晶体管t9的栅极与关闭信号端goff电连接，关闭信号端goff提供的关闭信号goff可以控制第九晶体管t9导通时，使得输出信号端out的输出为第一电平信号vgl，以防止其他信号干扰而影响第一寄存器40的输出。
93.示例性的，图14是本发明实施例提供的又一种驱动电路的结构示意图，图15是本发明实施例提供的一种第一移位寄存电路的驱动时序图，结合图13、图14和图15所示，与第一信号线s1电连接的输入模块401的输入端为扫描控制端fw，第一信号线s1和第二信号线s2在显示阶段提供的输入信号为高电平信号，第一电平信号端vgl提供低电平信号。当第一节点p的驱动能力强于第二节点q的驱动能力时，可认为是第一节点p的电位高于第二节点q的电位，此时，在对第一节点p和第二节点q电位进行检测的电位检测阶段t1(例如位于显示
空白阶段blanking)，驱动模块50中的探测单元51检测到第一开关器件m1和第四开关器件m4在第一节点p的电位的控制下导通，第二开关器件m2和第三开关器件m3在第二节点q的电位的控制下关断，则有第一探测端a点的电位被钳位至第一电源端vg1(高电平)，第二探测端b点的电位被钳位至第二电源端vg2(低电平)。如此，激励单元52中的第五开关器件m5在第一探测端a点的电位的控制下导通，第七开关器件m7在第二探测端b的电位的控制下关断。
94.由于在电位检测阶段t1第一控制端c1和第二控制端c2为低电位，因此第六开关器件m6和第八开关器件m8均关断，则有第三电源端vg3通过第五开关器件m5为第二信号线s2的第二输入信号s2继续提供高电平信号。然而，由于第七开关器件m7和第八开关器件m8均关断，第四电源端vg4无法继续为第一信号线s1的第一输入信号s1提供高电平信号，使得第一输入信号s1开始逐渐掉电，拉低第一输入信号s1的电位，即拉低扫描控制端fw的扫描控制信号fw(参见图15blanking阶段中的实线部分，虚线部分为现有技术不拉低fw的情况)，进而通过输入模块401逐渐降低第一节点p的驱动能力，使得第一节点p的驱动能力和第二节点q的驱动能力的差异减小，避免影响下一帧显示画面的显示效果，提高显示质量。
95.基于同样的原理，当第二节点q第一节点p的驱动能力强于第一节点p的驱动能力时，可以通过拉低第二信号线s2的第二输入信号s2来降低第二节点q的驱动能力，使得第一节点p的驱动能力和第二节点q的驱动能力的差异减小，避免影响下一帧显示画面的显示效果，提高显示质量。
96.可以理解的，参考图15所示，在显示空白阶段blanking，包括触控阶段tp和非触控阶段ntp，在触控阶段tp，触控信号通常为具有较小幅值的脉冲信号，脉冲信号的幅值小于第三电源端vg3或第四电源端vg4的高电位信号的幅值，以避免影响第一输入信号s1的调节。
97.可选的，图16是本发明实施例提供的另一种第一移位寄存器的结构示意图，如图16所示，第一移位寄存器40还包括关断模块405和复位模块406；关断模块405的输出端电连接第一节点p，用于降低第一节点p的电位；复位模块406的输出端电连接第一节点p，用于使第一节点p复位。
98.可选的，图17是图16中一种第一移位寄存器的具体电路结构示意图，结合图16和图17所示，关断模块405的输入端电连接第一信号线s1，分压模块402的第一输入端电连接第二信号线s2；驱动模块50用于根据电位检测结果拉低第一输入信号s1，或拉低第二输入信号s2。
99.可以理解的，在图13的基础上，图17示例性地给出了关断模块405包括第十晶体管t10，第十晶体管t10电连接于第一节点p与第一信号线s1之间，第十晶体管t10的控制端连接于第一移位寄存器40另一个移位触发输入端in2，移位触发输入端in2与下一级第二移位寄存器60的移位寄存输出端电连接(图中未示出)，关断模块405用于在输入端in2的输入信号的控制下，将第一信号线s1的第一输入信号s1传输至第一节点p。复位模块406包括第十一晶体管t11，第十一晶体管t11电连接于第一节点p和第一电平信号端vgl之间，第十一晶体管t11的控制端电连接于复位信号端reset，在复位信号端reset提供的复位信号reset为高电平控制第十一晶体管t11导通时，可将第一电平信号端vgl提供的第一电平信号vgl传输至第一节点p。
100.示例性的，图18是本发明实施例提供的另一种第一移位寄存电路的驱动时序图，结合图14、图17和图18所示，与第一信号线s1电连接的关断模块405的输入端为扫描控制端bw，如此，当第一节点p的驱动能力强于第二节点q的驱动能力时，可以通过在显示空白阶段blanking拉低扫描控制端bw的扫描控制信号bw来降低第一节点p的驱动能力，其具体过程此处不再赘述。同样的，当第二节点q第一节点p的驱动能力强于第一节点p的驱动能力时，可以通过拉低第二信号线s2的第二输入信号s2来降低第二节点q的驱动能力，使得第一节点p的驱动能力和第二节点q的驱动能力的差异减小，避免影响下一帧显示画面的显示效果，提高显示质量。
101.可选的，图19是图16中另一种第一移位寄存器的具体电路结构示意图，结合图16和图19所示，复位模块406的控制端电连接第一信号线s1，分压模块402的第一输入端电连接第二信号线s2；驱动模块50用于根据电位检测结果拉高第一输入信号s1，或拉低第二输入信号s2。
102.示例性的，图20是本发明实施例提供的又一种第一移位寄存电路的驱动时序图，结合图14、图18和图20所示，与第一信号线s1电连接的复位模块406的控制端为复位信号端reset，如此，当第一节点p的驱动能力强于第二节点q的驱动能力时，可以通过在显示空白阶段blanking拉高复位信号端reset的复位信号reset来降低第一节点p的驱动能力，其具体过程此处不再赘述。同样的，当第二节点q第一节点p的驱动能力强于第一节点p的驱动能力时，可以通过拉低第二信号线s2的第二输入信号s2来降低第二节点q的驱动能力，使得第一节点p的驱动能力和第二节点q的驱动能力的差异减小，避免影响下一帧显示画面的显示效果，提高显示质量。
103.可选的，在一帧显示画面中，驱动电路的工作过程至少包括：显示阶段display、显示空白阶段blanking以及用于检测第一节点和第二节点电位的电位检测阶段t1；显示空白阶段blanking中部分时间段与电位检测阶段t1的时间段重叠。
104.具体的，参考图15、图18和图20所示，在显示阶段display，各级以为寄存器的信号输出端与各条扫描线一一对应连接，并将输出端输出的扫描信号传输至各条所描线，使得显示面板进行画面显示。在显示空白阶段blanking，由于移位寄存器中各条信号线的信号受晶体管的漏电流等影响，使得与其关联的节点的电位会发生偏移，尤其是在高温和/或高湿环境时更为严重。因此，在显示空白阶段blanking，对第一节点p和第二节点q的电位进行检测，并调节第一输入信号s1和/或第二输入信号s2，以稳定第一节点p和第二节点q的电位，降低第一节点p和第二节点q的驱动能力的差异，提高下一帧显示画面的显示质量。进一步的，设置显示空白阶段blanking中部分时间段与电位检测阶段t1的时间段重叠，以避免在根据第一节点p和第二节点q电位检测结果对第一输入信号s1和/或第二输入信号s2进行调整时，而影响显示画面的显示质量。
105.可选的，显示空白阶段blanking的时间段与电位检测阶段t1的时间段重叠。
106.示例性的，以第一信号线s1连接的是输入模块401的扫描控制端fw为例，图21是本发明实施例提供的又一种第一移位寄存电路的驱动时序图，如图21所示，电位检测阶段t1可以是整个显示空白阶段blanking，当第一节点p的驱动能力强于第二节点q的驱动能力时，通过拉低扫描控制端fw的扫描控制信号fw，以降低第一节点p的驱动能力，减小第一节点p和第二节点q的驱动能力差异，同时保证第一节点p和第二节点q的电位在整个显示空白
阶段blanking均是稳定的，来提高显示装置的显示质量。
107.可选的，在一帧显示画面中，驱动电路的工作过程包括：多个电位检测阶段t1；显示空白阶段blanking中至少部分时间段与多个电位检测阶段t1的时间段重叠。
108.示例性的，以第一信号线s1连接的是输入模块401的扫描控制端fw为例，图22是本发明实施例提供的又一种第一移位寄存电路的驱动时序图，如图22所示，在整个显示空白阶段blanking，可以有多个电位检测阶段t1，当第一节点p的驱动能力强于第二节点q的驱动能力时，通过拉低扫描控制端fw的扫描控制信号fw，以降低第一节点p的驱动能力，减小第一节点p和第二节点q的驱动能力差异，同时保证第一节点p和第二节点q的电位在整个显示空白阶段blanking均是稳定的，来提高显示装置的显示质量。
109.需要说明的是，每个电位检测阶段t1的时间长度可以相同也可以不同，本实施例对此不进行限定，可根据实际情况进行选择性设置。
110.基于同一发明构思，本发明实施例还提供了一种显示装置的结构示意图，该显示装置包括如上所述的驱动电路。
111.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。