sram的基于功率的可适应分配1.相关申请的交叉引用2.本技术要求于2019年8月29日提交的名称为“adaptableallocationofsrambasedonpower(sram的基于功率的可适应分配)”的美国非临时申请号16/556,139的权益，其全部内容通过引用并入本文中。
背景技术：
：：3.在计算机系统中，易失性存储器(诸如静态随机存取存储器)在通电时会消耗电力。用于改进易失性存储器的功耗的技术正在不断发展。附图说明4.可以从结合附图以举例的方式给出的以下描述中获得更详细的理解，在附图中：5.图1是可以实施本公开的一个或多个特征的示例性装置的框图；6.图2示出了根据示例的图1的装置的细节；7.图3是根据示例的指令分派单元的框图；8.图4是根据示例的指令状态存储器的框图；9.图5是根据示例的示出针对指令状态存储器的条目插入操作的图示；10.图6是指令状态存储器的示例性实施方式的框图；以及11.图7是根据示例的用于将条目置于指令状态存储器中的方法的流程图。具体实施方式12.提供了一种用于处理计算机指令的技术。所述技术包括：获得针对指令的指令状态存储器条目的信息；针对指令状态存储器条目，基于聚类准则识别指令状态存储器中具有可选择地被供电的行和块的槽；以及将指令状态存储器条目置于所识别的槽中。13.图1是可以实施本公开的一个或多个特征的示例性装置100的框图。装置100可以是例如计算机、游戏装置、手持式装置、机顶盒、电视机、移动电话、平板计算机或其他计算装置中的一者，但不限于此。装置100包括处理器102、存储器104、存储装置106、一个或多个输入装置108，以及一个或多个输出装置110。装置100还包括一个或多个输入驱动器112和一个或多个输出驱动器114。输入驱动器112中的任何一个体现为硬件、硬件和软件的组合、或软件，并且用于控制输入装置112的目的(例如，控制操作，从输入驱动器112接收输入，以及向输入驱动器112提供数据)。类似地，输出驱动器114中的任何一个体现为硬件、硬件和软件的组合、或软件，并且用于控制输出装置114的目的(例如，控制操作，从输出驱动器114接收输入，以及向输出驱动器114提供数据)。应理解，装置100可以包括图1未示出的另外的部件。14.在各种替代方案中，处理器102包括中央处理单元(cpu)、图形处理单元(gpu)、位于同一裸片上的cpu和gpu，或者一个或多个处理器核心，其中每个处理器核心可以是cpu或gpu。在各种替代方案中，存储器104与处理器102位于同一裸片上，或者与处理器102分开定位。存储器104包括易失性或非易失性存储器，例如随机存取存储器(ram)、动态ram或高速缓存。15.存储装置106包括固定的或可移除的存储装置，例如但不限于硬盘驱动器、固态驱动器、光盘或闪存驱动器。输入装置108包括但不限于键盘、小键盘、触摸屏、触摸板、检测器、麦克风、加速度计、陀螺仪、生物特征扫描仪或网络连接(例如，用于传输和/或接收无线ieee802信号的无线局域网卡)。输出装置110包括但不限于显示器、扬声器、打印机、触觉反馈装置、一个或多个灯、天线或网络连接(例如，用于传输和/或接收无线ieee802信号的无线局域网卡)。16.输入驱动器112和输出驱动器114包括一个或多个硬件、软件和/或固件部件，所述一个或多个硬件、软件和/或固件部件被配置为分别与输入装置108和输出装置110介接并驱动所述输入装置和输出装置。输入驱动器112与处理器102和输入装置108通信，并且容许处理器102接收来自输入装置108的输入。输出驱动器114与处理器102和输出装置110通信，并且容许处理器102将输出发送到输出装置110。输出驱动器114包括加速处理装置(“apd”)116，所述加速处理装置耦合到显示装置118，在一些示例中，所述显示装置是使用远程显示协议来示出输出的物理显示装置或模拟装置。apd116被配置为接受来自处理器102的计算命令和图形渲染命令，处理那些计算命令和图形渲染命令，并且向显示装置118提供像素输出以用于显示。如下面进一步详细地描述，apd116包括一个或多个并行处理单元，所述一个或多个并行处理单元被配置为根据单指令多数据(“simd”)范例执行计算。因此，虽然本文中将各种功能描述为由apd116执行或结合所述apd来执行，但是在各种替代方案中，被描述为由apd116执行的功能另外或替代地由具有类似功能的其他计算装置执行，所述其他计算装置未被主机处理器(例如，处理器102)驱动并且未被配置为向显示装置118提供图形输出。例如，设想的是，根据simd范例执行处理任务的任何处理系统可以被配置为执行本文所描述的功能。替代地，设想的是，不根据simd范例执行处理任务的计算系统执行本文所描述的功能。17.图2示出了根据示例的装置100和apd116的细节。处理器102(图1)执行操作系统120、驱动器122和应用程序126，并且替代地或另外，还可以执行其他软件。操作系统120控制装置100的各个方面，诸如管理硬件资源、处理服务请求、调度和控制过程执行以及执行其他操作。apd驱动器122控制apd116的操作，将诸如图形渲染任务或其他工作的任务发送给apd116以进行处理。在一些实施方式中，apd驱动器122还包括即时编译器，所述即时编译器编译程序以由apd116的处理部件(诸如，在下面进一步详细地讨论的simd单元138)执行。18.apd116执行有关选定功能的命令和程序，诸如可以适合于进行并行处理的图形操作和非图形操作。apd116可以用于基于从处理器102接收的命令来执行图形流水线操作，诸如像素操作、几何计算，以及将图像渲染到显示装置118。apd116还基于从处理器102接收的命令执行与图形操作不直接相关的计算处理操作，诸如与视频、物理模拟、计算流体动力学或其他任务相关的操作。19.apd116包括计算单元132，所述计算单元包括一个或多个simd单元138，所述一个或多个simd单元被配置为根据simd范例以并行方式在处理器102(或另一个单元)的请求下执行操作。simd范例是这样一种范例：多个处理元件共享单个程序控制流单元和程序计数器，并且因此执行相同的程序，但是能够用不同的数据执行该程序。在一个示例中，每个simd单元138包括十六个通道，其中每个通道与simd单元138中的其他通道同时执行同一指令，但是可以用不同的数据执行该指令。如果并非所有通道都需要执行给定指令，则可以利用断言关闭通道。断言也可以用于执行具有发散控制流的程序。更具体地，对于具有条件分支或其他指令的程序，其中控制流是基于由单个通道执行的计算，通道的断言与当前未执行的控制流路径相对应，并且对不同控制流路径的串行执行允许有任意控制流。20.apd116包括可被计算单元132访问的一个或多个高速缓存142。高速缓存142实施高速缓存一致性协议，以允许存储在任何单独高速缓存142中的数据可被计算单元132中的任何一个访问。21.由计算单元132提供的并行性适合于图形相关操作，诸如像素值计算、顶点变换和其他图形操作。因此，在一些实例中，从处理器102(或另一实体)接受图形处理命令的图形流水线134将计算任务提供给计算单元132以进行并行执行。22.计算单元132还用于执行与图形不相关或不作为图形流水线134的“正常”操作的部分执行的计算任务(例如，被执行来补充针对图形流水线134的操作执行的处理的自定义操作)。在处理器102上执行的应用程序126或其他软件将定义此类计算任务的程序(“核心程序”)传输给apd116以供执行。23.计算单元132中的基本执行单元是工作项。每个工作项表示将在特定通道中并行执行的程序(有时也称为“核心程序”)的单个实例。工作项可以在单个simd处理单元138上作为“波前”同时地(或部分同时且部分按顺地)执行。一个或多个波前包括在“工作组”中，所述工作组包括被指定来执行同一程序的工作项集合。可以通过执行构成工作组的波前中的每一个来执行工作组。在替代方案中，在单个simd单元138上或在不同的simd单元138上执行波前。apd调度器136被配置为执行与在计算单元132和simd单元138上调度各种工作组和波前相关的操作。在使用示例中，应用程序126向apd116指示在核心程序执行的“大小”方面执行核心程序的方式，其中“大小”指示工作项的数量。在一些操作模式中，应用程序126还指定了如何将工作项划分为工作组。在其他操作模式中，apd116和/或驱动器122确定如何将工作项划分为工作组。核心程序执行的大小以及每个工作组要执行的工作项的数量确定针对给定的核心程序执行要执行多少个工作组。这些工作组由apd116执行。apd调度器136基于计算资源的可用性(例如，有多少个工作组被分配给特定计算单元132，以及是否有其他资源(诸如存储器、寄存器或其他资源)可用)将工作组分配给计算单元132以供执行。24.图3是根据示例的指令分派单元300的框图。指令分派单元300包括在处理器中，诸如simd单元138、处理器102或本描述中未描述的另一处理器。25.指令分派单元300包括指令取出块302、解码块304和指令状态存储器310。指令分派单元300还包括低延迟块306和高延迟块308。在解码单元304的请求下，低延迟块向指令状态存储器310提供低延迟数据。低延迟数据是执行指令所必需的数据，其取出延迟低于高延迟数据的取出延迟。在解码单元304的请求下，高延迟块向指令状态存储器310提供高延迟数据。一般来说，低延迟数据是在信号传播延迟方面可以从靠近解码单元304的结构中检索到的数据。此类结构的一个示例包括定制计算电路，所述定制计算电路从解码单元304接收计算特定值的操作，计算那些值，并且将那些值提供给指令状态存储器310。低延迟结构的另一示例包括“靠近”解码单元304和指令状态存储器310的存储器，使得对那些存储器的访问延迟低于对高延迟数据单元308的任何存储器的最快访问延迟。低延迟数据块306包括提供这种低延迟数据的任何结构(包括处理电路、低延迟存储器等)的集合。高延迟数据是从延迟比低延迟数据单元306的最长延迟更长的结构中检索到的数据。高延迟数据结构的示例包括高速缓存(包括最低级高速缓存，诸如0级高速缓存)、系统存储器、非易失性存储装置或其他结构。高延迟数据块308包括所有此类结构，或者在此类结构在物理上位于指令分派单元300外部的情况下，包括指令分派单元300内到此类结构的接口(即，发送对高延迟数据的请求并作出响应而接收高延迟数据的硬件电路)。26.在操作中，指令取出单元302取出要执行的指令，并将那些指令提供给解码单元304。解码单元304分析生成微操作以由功能单元执行的指令，所述指令没有详细示出。功能单元是执行指令处理的各种单元中的任何一种，诸如算术逻辑单元(“alu”)、从存储器读取或写入存储器的加载/存储单元、或其他单元。实际上，执行由从指令集架构中选择的指令组成的程序的所有处理器都具有解码单元和功能单元。27.要执行的指令消耗低延迟数据和高延迟数据中的一者或两者。各种处理器都具有指令集，所述指令集包括消耗低延迟数据但不消耗高延迟数据的一些指令、消耗高延迟数据但不消耗低延迟数据的一些指令、消耗高延迟数据和低延迟数据的一些指令、以及既不消耗高延迟数据也不消耗低延迟数据的一些指令。28.在解码单元304解码指令之后，如果指令需要低延迟数据，则解码单元304从低延迟数据块306中取出低延迟数据。一旦获得低延迟数据，解码单元304将包括对指令和低延迟数据的微操作的条目置于指令状态存储器310中。解码单元304也触发从高延迟数据块308中取出高延迟数据。当从高延迟数据块308中检索到高延迟数据时，指令就准备好执行，并且指令状态存储器310将指令发送给功能单元。在指令状态存储器310中，单个指令集架构指令可以产生多个条目。换言之，解码单元304可以为每个指令集架构指令生成多个微操作，并且为每个微操作在指令状态存储器310中生成条目。29.除了将微操作和低延迟数据(如果有的话)发送到指令状态存储器310之外，解码单元304还将关于电源控制的信息发送到指令状态存储器310。指令状态存储器310包括多个可单独供电的块，所述块根据指令状态存储器310的内容以及从解码单元304接收到的电源控制信息进行通电和断电。30.图4是根据示例的指令状态存储器310的详细框图。指令状态存储器310包括组织在多个行404中的多个块402。每一行404包括一个或多个条目。在行404内，每一块402存储的数据类型与其他块402不同。具体地，块402要么存储“核心指令状态”——其是识别条目所针对的微操作的数据，要么存储某种类型的低延迟数据。每一块402可以独立于每一其他块而通电或断电。术语“通电或断电”统一指代执行时钟门控(暂停或恢复时钟以保留存储器元件中的数据，但防止读取或写入)或电源门控(打开或关闭块402的电源)。每一行404也可以单独地通电或断电。控制器401响应于存储器400的内容(条目是被置于特定行404中还是从特定行404中移除)以及响应于从解码单元204接收到的关于电源控制的信息而使行通电和断电。31.在图4中，每一行中相同位置的块402存储相同类型的数据。在示例中，针对状态1的块402都存储相同类型的数据，针对状态2的块402都存储相同类型的数据，以此类推。特定指令可能需要可以存储在行404中的数据类型的任何子集。更具体地，一种类型的指令可能需要会被存储在针对状态1的块中的数据，以及会被存储在针对状态3的块中的数据，但不需要会被存储在其他块(诸如针对状态2的块)中的数据。因此，指令状态存储器310中针对该指令的条目会将数据存储在针对状态1的块和针对状态2的块中，而不会存储在任何其他块中。32.在一些情况下，如果行404中没有存储该行中的块402的类型的数据的条目，则控制器401使该块断电。在一些实施方式中，在检测到行404中使用针对特定块402的数据的最后一个条目已从行404中删除之后，控制器立即使该块402掉电。在一些实施方式中，在检测到行404中使用针对特定块402的数据的最后一个条目已从行404中删除之后，控制器进入等待期。如果在等待期期间控制器401确定另一条目要被置于使用与块402相关联的数据的行404中，则控制器401不会使块402掉电。如果在等待期期间控制器401确定没有条目要被置于使用与块402相关联的数据的行404中，则控制器401使块402掉电。33.针对块402掉电的等待期可以以任何技术上可行的方式确定。无论指令状态存储器310的状态如何，等待期都可以是恒定的，也可以根据指令状态存储器310的状态和/或由解码单元304解码的指令的状态而变化。在一些实施方式中，针对块402掉电的等待期是基于在空闲期期间让块402通电而消耗的电力与在空闲期期间使块402关掉并且然后再打开而节省的电力之间的比较。空闲期是块402变为空时与新条目被置于块402中时之间的周期数。在一些示例中，空闲期从指令分派单元300的状态得知。具体地，当块402变为空时，如果在指令分派单元300中有正在处理的指令，而在指令状态存储器310中还没有为指令生成使用块402的条目(例如，正在取出低延迟数据)，但是已知指令在块402变为空之后在一定数量的周期内将需要块402中的条目，则所述一定数量的周期是空闲期的持续时间。如果指令分派单元300中没有指令，则空闲期是默认空闲期，在一些实施方案中，默认空闲期是从指令分派单元接收到将需要块402中的空间的指令到该指令是实际上占用该块402的最小周期数量。在一些实施方式中，在空闲期中让块402打开与在空闲期期间使块402断电并且然后通电所消耗的电量是由设计者预先确定的。在该情况下，如果空闲期超过阈值，则指令状态存储器310被配置为断电并且然后再通电，并且如果空闲期小于或等于阈值，则被配置为保持通电，其中阈值是交叉点，在交叉点处，让块402通电而不是使块402断电并且然后使块402通电会变得更加耗电。在一些示例中，阈值是例如经由配置寄存器可编程的。34.在一些情况下，如果行404没有存储条目，则控制器401使该行断电。在一些实施方式中，在检测到行404中最后一个条目已从行404中删除之后，控制器立即使该行404掉电。在一些实施方式中，在检测到行404中最后一个条目已从行404中删除之后，控制器进入等待期。如果在等待期期间控制器401确定要将另一个条目置于行404中，则控制器401不会使行404掉电。如果在等待期期间控制器确定没有其他条目要置于行404中，则控制器401使行404掉电。35.针对行404掉电的等待期可以以任何技术上可行的方式确定。无论指令状态存储器310的状态如何，等待期都可以是恒定的，也可以根据指令状态存储器310的状态和/或由解码单元304解码的指令的状态而变化。在一些实施方式中，针对行404掉电的等待期是基于被通电的行404的数量。具体地，被通电的行越多，延迟404就越短。在一些实施方式中，针对行404掉电的等待期是基于被通电的其他行404中释放条目的数量。被通电的其他行404中的释放条目越多，延迟就越短。在一些实施方式中，等待期是基于飞行指令需要多少个条目。在一些实施方式中，指令状态存储器310确定如何以与上面关于是否使块402掉电的描述类似的方式使行404掉电，其中用术语“行404”替换术语“块402”。36.图5示出了根据示例的用于将新条目置于指令状态存储器310中的操作。控制器401试图将行404中的条目集群在一起，以便使可以被关掉的行404的数量最大化。具体地，当控制器401接收到新条目以置于指令状态存储器310中时，控制器401确定行404具有最少的空条目槽，同时还具有至少一个空条目槽，并且将新条目置于所识别的行404中的空条目槽之一中。在示例中，如果两个行404具有相同数量的空条目，则控制器401选择具有最新条目的行404。选择空条目槽数量最小的行404来接收新条目导致活动的总行404的数量减少，这允许使更多数量的行404掉电。37.在一些情况下，当确定新条目需要一种特定类型的低延迟数据，并且因此会要求特定块402会需要在条目所处的行404中被通电时，控制器401选择该块402已经被通电的行404，而不是该块402被断电的行404。在一些实施方式中，如果两行404具有相同数量的空条目，但是一行使新条目所需的块402通电而一行没有使该块402通电，则控制器401选择所需的块402被通电的行404。在一些实施方式中，控制器401选择所需块402被通电的行404，即使该行404的空条目比另一行404更多，只要所选择的行404是所需块402同样被通电的空条目数量最低的行404。在一些实施方式中，如果使所需块402通电的行404的空条目比所需块402被断电的另一行404更多，则控制器401选择该行，只要要选择的行404中的空条目数量在所需块402被断电的行404中的空条目数量的阈值数量或阈值百分比之内。38.图6是指令状态存储器310的示例性实施方式(simd单元指令状态存储器600)的框图。simd单元指令状态存储器600包括针对核心指令状态的块602、针对过滤权重的块604和针对参考数据的块606。39.如上所述，simd单元138执行包括指令序列的着色器程序。包括指令状态存储器310的指令分派单元300取出指令并对指令进行解码，并将解码后的指令和状态数据置于指令状态存储器310中。40.核心指令状态是一种信息，其识别需要对要执行的指令执行的操作。在示例中，指令是add指令，并且核心指令状态指示需要执行add操作。针对过滤权重的块604存储纹理指令的过滤权重。更具体地，一些指令要求应用过滤器来操纵纹理数据。过滤器可以包括基于指令标识确定的权重，并且这些权重可以应用于操作数，诸如纹理元素(texel)。在该示例中，过滤器权重是低延迟数据，并且纹理元素是高延迟数据。过滤器权重会响应于从低延迟数据块306中检索到而被置于针对过滤权重的块604中。41.针对参考数据的块606存储要由指令使用的参考数据。参考数据是要与另一个值比较的数据，诸如高延迟数据的项。在示例中，针对参考数据的块606存储用于z测试(有时也称为深度测试)的像素的深度值。在一些示例中，像素着色器程序对存储在深度缓冲区中的值执行深度测试。具体地，像素着色器将正在处理的像素的深度值与深度缓冲区中的值进行比较，并且可能因此丢弃像素和/或修改深度缓冲区。参考数据是像素的深度值，并且操作数是从深度缓冲区中检索到的值。42.指令通常使用针对核心指令状态的块602。因此，在一些实施方式中，当行404被通电时，针对核心指令状态的块602不被断电。指令可以使用针对过滤权重的块604或针对参考数据的块606中的一者或两者，这取决于指令的标识。因此，当指令位于特定行404中时，该指令使用的针对低延迟数据的块就被打开。在各种实施方式中，当控制器401确定使用过滤权重或参考数据中的一者或两者的指令要被置于那些块被断电的行404中时，控制器401使那些块被通电。43.图7是根据示例的用于将条目置于指令状态存储器310中的方法700的流程图。尽管关于图1至图6的系统进行了描述，但本领域技术人员将理解，被配置为以任何技术上可行的顺序执行方法700的步骤的任何系统都落入本公开的范围内。44.方法700从步骤702开始，其中指令状态存储器310的控制器401接收针对指令的指令状态存储器条目的信息。该信息从解码器304接收，并且指示与指令状态存储器条目相关联的指令使用哪种类型的低延迟数据。如果指令要求取出低延迟数据，则解码器304从低延迟数据块306请求该信息。解码器304也从高延迟数据块308请求高延迟数据。应注意，解码器304可以将指令扩展为多个微操作，并且每个微操作可能需要一个指令状态存储器条目。在这种情况下，方法700的各方面(诸如步骤704和706)或方法700的所有方面会对从指令生成的每个微操作进行重复。在一些实施方式中，聚类准则考虑指令所需的槽的总数，而不仅仅是一个槽。45.在步骤704处，控制器401基于聚类准则识别指令状态存储器310中的槽。聚类准则的存在是为了使更多条目集群到更少的行404中，以允许更多的行404被断电。在一些实施方式中，聚类准则还使条目集群到相同块402被通电和相同块402被断电的行404中。46.在一些实施方式中，聚类准则如下。控制器401试图将新条目置于具有最低、非零数量的空条目的行404中。该动作导致行404中的条目集中。47.在一些实施方式中，聚类准则还考虑已使用的行404中被通电的块402。在一个示例中，如果存在具有最小数量条目的多个行404(即，如果两个或更多个行404具有相同数量的空条目，所述数量也是空条目的最小数量)，则控制器401选择会导致最小数量的块402被通电的行404。例如，如果指令的新条目需要针对块2的低延迟数据，并且如果条目数量最小的一行404使块2通电并且条目数量最小的一行404使块2断电，则控制器401选择块2被通电的行404以放置新条目。在一些实施方式中，行404不必具有相同数量的空条目——如果行404的空条目数量在行404中的阈值空条目数量或最小空条目数量的百分比内，并且该行404使所需的块通电，而没有空条目数量较少的行404使所需的块通电，则控制器401选择所需的块被通电的该行404，而不是空条目数量较少的行404。在一些实施方式中，控制器401对于可以被通电的块402的每个可能组合或者对于可以被通电的块402的组合的子集，让一行404通电。在该实施方式中，对于新条目，控制器401选择具有最小数量的条目、也至少使所需的块402通电或者需要使最小数量的块402通电的行404。如果不存在具有空条目的行404，则控制器401使行404通电。类似地，如果没有行404使条目所需的块402通电，则控制器401使至少一个块402通电。在步骤706处，控制器401将指令状态存储器条目置于所识别的槽中。48.当所有高延迟数据针对指令状态存储器310中的指令都进入时，指令状态存储器310将指令发送给功能单元。此外，如果指令是行404中的最后一条指令，或者是行404中使用特定块402的最后一条指令，则控制器401使行404或块402掉电。掉电可能如本文别处所描述的发生在延迟之后。此外，如果在延迟期间需要行404或块402的新指令进入，则不会发生掉电。此外，在一些实施方式中，当指令的信息被发送到功能单元以供执行时，仅从实际上针对指令通电的块402中进行读取，并且因此从未被供电的块中进行读取不会消耗电力。49.应理解，基于本文的公开内容，许多变型是可能的。虽然上面以特定的组合描述了特征和要素，但是每个特征或要素可以单独使用而无需其他特征和要素，或者以具有或不具有其他特征和要素的各种组合使用。50.图中所示和/或本文所述的各种功能单元(包括但不限于处理器102、输入驱动器112、输入装置108、输出驱动器114、输出装置110、加速处理装置116、调度器136、图形处理流水线134、计算单元132、simd单元138、指令分派单元300、指令取出单元302、解码单元304、低延迟数据单元306、高延迟数据单元308、指令状态存储器310、或控制器401)可以被实施为通用计算机、处理器、或处理器核心，或者被实施为程序、软件、或固件，存储在非暂时性计算机可读介质中或另一介质中，可由通用计算机、处理器、或处理器核心执行。所提供的方法可以在通用计算机、处理器或处理器核心中实施。合适的处理器包括例如通用处理器、专用处理器、常规处理器、数字信号处理器(dsp)、多个微处理器、与dsp核心相关联的一个或多个微处理器、控制器、微控制器、专用集成电路(asic)、现场可编程门阵列(fpga)电路、任何其他类型的集成电路(ic)和/或状态机。可以通过使用处理后的硬件描述语言(hdl)指令的结果和包括网表的其他中间数据(此类指令能够存储在计算机可读介质上)配置制造工艺来制造这种处理器。这种处理的结果可以是掩模件，所述掩模件然后在半导体制造工艺中用于制造实施本公开的特征的处理器。51.本文提供的方法或流程图可以在并入非暂时性计算机可读存储介质的计算机程序、软件或固件中实施，以便由通用计算机或处理器执行。非暂时性计算机可读存储介质的示例包括只读存储器(rom)、随机存取存储器(ram)、寄存器、高速缓存存储器、半导体存储器装置、磁性介质(诸如内部硬盘和可移除磁盘)、磁光介质、以及光学介质(诸如cd-rom盘和数字多功能盘(dvd))。当前第1页12当前第1页12
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：：3.在计算机系统中，易失性存储器(诸如静态随机存取存储器)在通电时会消耗电力。用于改进易失性存储器的功耗的技术正在不断发展。附图说明4.可以从结合附图以举例的方式给出的以下描述中获得更详细的理解，在附图中：5.图1是可以实施本公开的一个或多个特征的示例性装置的框图；6.图2示出了根据示例的图1的装置的细节；7.图3是根据示例的指令分派单元的框图；8.图4是根据示例的指令状态存储器的框图；9.图5是根据示例的示出针对指令状态存储器的条目插入操作的图示；10.图6是指令状态存储器的示例性实施方式的框图；以及11.图7是根据示例的用于将条目置于指令状态存储器中的方法的流程图。具体实施方式12.提供了一种用于处理计算机指令的技术。所述技术包括：获得针对指令的指令状态存储器条目的信息；针对指令状态存储器条目，基于聚类准则识别指令状态存储器中具有可选择地被供电的行和块的槽；以及将指令状态存储器条目置于所识别的槽中。13.图1是可以实施本公开的一个或多个特征的示例性装置100的框图。装置100可以是例如计算机、游戏装置、手持式装置、机顶盒、电视机、移动电话、平板计算机或其他计算装置中的一者，但不限于此。装置100包括处理器102、存储器104、存储装置106、一个或多个输入装置108，以及一个或多个输出装置110。装置100还包括一个或多个输入驱动器112和一个或多个输出驱动器114。输入驱动器112中的任何一个体现为硬件、硬件和软件的组合、或软件，并且用于控制输入装置112的目的(例如，控制操作，从输入驱动器112接收输入，以及向输入驱动器112提供数据)。类似地，输出驱动器114中的任何一个体现为硬件、硬件和软件的组合、或软件，并且用于控制输出装置114的目的(例如，控制操作，从输出驱动器114接收输入，以及向输出驱动器114提供数据)。应理解，装置100可以包括图1未示出的另外的部件。14.在各种替代方案中，处理器102包括中央处理单元(cpu)、图形处理单元(gpu)、位于同一裸片上的cpu和gpu，或者一个或多个处理器核心，其中每个处理器核心可以是cpu或gpu。在各种替代方案中，存储器104与处理器102位于同一裸片上，或者与处理器102分开定位。存储器104包括易失性或非易失性存储器，例如随机存取存储器(ram)、动态ram或高速缓存。15.存储装置106包括固定的或可移除的存储装置，例如但不限于硬盘驱动器、固态驱动器、光盘或闪存驱动器。输入装置108包括但不限于键盘、小键盘、触摸屏、触摸板、检测器、麦克风、加速度计、陀螺仪、生物特征扫描仪或网络连接(例如，用于传输和/或接收无线ieee802信号的无线局域网卡)。输出装置110包括但不限于显示器、扬声器、打印机、触觉反馈装置、一个或多个灯、天线或网络连接(例如，用于传输和/或接收无线ieee802信号的无线局域网卡)。16.输入驱动器112和输出驱动器114包括一个或多个硬件、软件和/或固件部件，所述一个或多个硬件、软件和/或固件部件被配置为分别与输入装置108和输出装置110介接并驱动所述输入装置和输出装置。输入驱动器112与处理器102和输入装置108通信，并且容许处理器102接收来自输入装置108的输入。输出驱动器114与处理器102和输出装置110通信，并且容许处理器102将输出发送到输出装置110。输出驱动器114包括加速处理装置(“apd”)116，所述加速处理装置耦合到显示装置118，在一些示例中，所述显示装置是使用远程显示协议来示出输出的物理显示装置或模拟装置。apd116被配置为接受来自处理器102的计算命令和图形渲染命令，处理那些计算命令和图形渲染命令，并且向显示装置118提供像素输出以用于显示。如下面进一步详细地描述，apd116包括一个或多个并行处理单元，所述一个或多个并行处理单元被配置为根据单指令多数据(“simd”)范例执行计算。因此，虽然本文中将各种功能描述为由apd116执行或结合所述apd来执行，但是在各种替代方案中，被描述为由apd116执行的功能另外或替代地由具有类似功能的其他计算装置执行，所述其他计算装置未被主机处理器(例如，处理器102)驱动并且未被配置为向显示装置118提供图形输出。例如，设想的是，根据simd范例执行处理任务的任何处理系统可以被配置为执行本文所描述的功能。替代地，设想的是，不根据simd范例执行处理任务的计算系统执行本文所描述的功能。17.图2示出了根据示例的装置100和apd116的细节。处理器102(图1)执行操作系统120、驱动器122和应用程序126，并且替代地或另外，还可以执行其他软件。操作系统120控制装置100的各个方面，诸如管理硬件资源、处理服务请求、调度和控制过程执行以及执行其他操作。apd驱动器122控制apd116的操作，将诸如图形渲染任务或其他工作的任务发送给apd116以进行处理。在一些实施方式中，apd驱动器122还包括即时编译器，所述即时编译器编译程序以由apd116的处理部件(诸如，在下面进一步详细地讨论的simd单元138)执行。18.apd116执行有关选定功能的命令和程序，诸如可以适合于进行并行处理的图形操作和非图形操作。apd116可以用于基于从处理器102接收的命令来执行图形流水线操作，诸如像素操作、几何计算，以及将图像渲染到显示装置118。apd116还基于从处理器102接收的命令执行与图形操作不直接相关的计算处理操作，诸如与视频、物理模拟、计算流体动力学或其他任务相关的操作。19.apd116包括计算单元132，所述计算单元包括一个或多个simd单元138，所述一个或多个simd单元被配置为根据simd范例以并行方式在处理器102(或另一个单元)的请求下执行操作。simd范例是这样一种范例：多个处理元件共享单个程序控制流单元和程序计数器，并且因此执行相同的程序，但是能够用不同的数据执行该程序。在一个示例中，每个simd单元138包括十六个通道，其中每个通道与simd单元138中的其他通道同时执行同一指令，但是可以用不同的数据执行该指令。如果并非所有通道都需要执行给定指令，则可以利用断言关闭通道。断言也可以用于执行具有发散控制流的程序。更具体地，对于具有条件分支或其他指令的程序，其中控制流是基于由单个通道执行的计算，通道的断言与当前未执行的控制流路径相对应，并且对不同控制流路径的串行执行允许有任意控制流。20.apd116包括可被计算单元132访问的一个或多个高速缓存142。高速缓存142实施高速缓存一致性协议，以允许存储在任何单独高速缓存142中的数据可被计算单元132中的任何一个访问。21.由计算单元132提供的并行性适合于图形相关操作，诸如像素值计算、顶点变换和其他图形操作。因此，在一些实例中，从处理器102(或另一实体)接受图形处理命令的图形流水线134将计算任务提供给计算单元132以进行并行执行。22.计算单元132还用于执行与图形不相关或不作为图形流水线134的“正常”操作的部分执行的计算任务(例如，被执行来补充针对图形流水线134的操作执行的处理的自定义操作)。在处理器102上执行的应用程序126或其他软件将定义此类计算任务的程序(“核心程序”)传输给apd116以供执行。23.计算单元132中的基本执行单元是工作项。每个工作项表示将在特定通道中并行执行的程序(有时也称为“核心程序”)的单个实例。工作项可以在单个simd处理单元138上作为“波前”同时地(或部分同时且部分按顺地)执行。一个或多个波前包括在“工作组”中，所述工作组包括被指定来执行同一程序的工作项集合。可以通过执行构成工作组的波前中的每一个来执行工作组。在替代方案中，在单个simd单元138上或在不同的simd单元138上执行波前。apd调度器136被配置为执行与在计算单元132和simd单元138上调度各种工作组和波前相关的操作。在使用示例中，应用程序126向apd116指示在核心程序执行的“大小”方面执行核心程序的方式，其中“大小”指示工作项的数量。在一些操作模式中，应用程序126还指定了如何将工作项划分为工作组。在其他操作模式中，apd116和/或驱动器122确定如何将工作项划分为工作组。核心程序执行的大小以及每个工作组要执行的工作项的数量确定针对给定的核心程序执行要执行多少个工作组。这些工作组由apd116执行。apd调度器136基于计算资源的可用性(例如，有多少个工作组被分配给特定计算单元132，以及是否有其他资源(诸如存储器、寄存器或其他资源)可用)将工作组分配给计算单元132以供执行。24.图3是根据示例的指令分派单元300的框图。指令分派单元300包括在处理器中，诸如simd单元138、处理器102或本描述中未描述的另一处理器。25.指令分派单元300包括指令取出块302、解码块304和指令状态存储器310。指令分派单元300还包括低延迟块306和高延迟块308。在解码单元304的请求下，低延迟块向指令状态存储器310提供低延迟数据。低延迟数据是执行指令所必需的数据，其取出延迟低于高延迟数据的取出延迟。在解码单元304的请求下，高延迟块向指令状态存储器310提供高延迟数据。一般来说，低延迟数据是在信号传播延迟方面可以从靠近解码单元304的结构中检索到的数据。此类结构的一个示例包括定制计算电路，所述定制计算电路从解码单元304接收计算特定值的操作，计算那些值，并且将那些值提供给指令状态存储器310。低延迟结构的另一示例包括“靠近”解码单元304和指令状态存储器310的存储器，使得对那些存储器的访问延迟低于对高延迟数据单元308的任何存储器的最快访问延迟。低延迟数据块306包括提供这种低延迟数据的任何结构(包括处理电路、低延迟存储器等)的集合。高延迟数据是从延迟比低延迟数据单元306的最长延迟更长的结构中检索到的数据。高延迟数据结构的示例包括高速缓存(包括最低级高速缓存，诸如0级高速缓存)、系统存储器、非易失性存储装置或其他结构。高延迟数据块308包括所有此类结构，或者在此类结构在物理上位于指令分派单元300外部的情况下，包括指令分派单元300内到此类结构的接口(即，发送对高延迟数据的请求并作出响应而接收高延迟数据的硬件电路)。26.在操作中，指令取出单元302取出要执行的指令，并将那些指令提供给解码单元304。解码单元304分析生成微操作以由功能单元执行的指令，所述指令没有详细示出。功能单元是执行指令处理的各种单元中的任何一种，诸如算术逻辑单元(“alu”)、从存储器读取或写入存储器的加载/存储单元、或其他单元。实际上，执行由从指令集架构中选择的指令组成的程序的所有处理器都具有解码单元和功能单元。27.要执行的指令消耗低延迟数据和高延迟数据中的一者或两者。各种处理器都具有指令集，所述指令集包括消耗低延迟数据但不消耗高延迟数据的一些指令、消耗高延迟数据但不消耗低延迟数据的一些指令、消耗高延迟数据和低延迟数据的一些指令、以及既不消耗高延迟数据也不消耗低延迟数据的一些指令。28.在解码单元304解码指令之后，如果指令需要低延迟数据，则解码单元304从低延迟数据块306中取出低延迟数据。一旦获得低延迟数据，解码单元304将包括对指令和低延迟数据的微操作的条目置于指令状态存储器310中。解码单元304也触发从高延迟数据块308中取出高延迟数据。当从高延迟数据块308中检索到高延迟数据时，指令就准备好执行，并且指令状态存储器310将指令发送给功能单元。在指令状态存储器310中，单个指令集架构指令可以产生多个条目。换言之，解码单元304可以为每个指令集架构指令生成多个微操作，并且为每个微操作在指令状态存储器310中生成条目。29.除了将微操作和低延迟数据(如果有的话)发送到指令状态存储器310之外，解码单元304还将关于电源控制的信息发送到指令状态存储器310。指令状态存储器310包括多个可单独供电的块，所述块根据指令状态存储器310的内容以及从解码单元304接收到的电源控制信息进行通电和断电。30.图4是根据示例的指令状态存储器310的详细框图。指令状态存储器310包括组织在多个行404中的多个块402。每一行404包括一个或多个条目。在行404内，每一块402存储的数据类型与其他块402不同。具体地，块402要么存储“核心指令状态”——其是识别条目所针对的微操作的数据，要么存储某种类型的低延迟数据。每一块402可以独立于每一其他块而通电或断电。术语“通电或断电”统一指代执行时钟门控(暂停或恢复时钟以保留存储器元件中的数据，但防止读取或写入)或电源门控(打开或关闭块402的电源)。每一行404也可以单独地通电或断电。控制器401响应于存储器400的内容(条目是被置于特定行404中还是从特定行404中移除)以及响应于从解码单元204接收到的关于电源控制的信息而使行通电和断电。31.在图4中，每一行中相同位置的块402存储相同类型的数据。在示例中，针对状态1的块402都存储相同类型的数据，针对状态2的块402都存储相同类型的数据，以此类推。特定指令可能需要可以存储在行404中的数据类型的任何子集。更具体地，一种类型的指令可能需要会被存储在针对状态1的块中的数据，以及会被存储在针对状态3的块中的数据，但不需要会被存储在其他块(诸如针对状态2的块)中的数据。因此，指令状态存储器310中针对该指令的条目会将数据存储在针对状态1的块和针对状态2的块中，而不会存储在任何其他块中。32.在一些情况下，如果行404中没有存储该行中的块402的类型的数据的条目，则控制器401使该块断电。在一些实施方式中，在检测到行404中使用针对特定块402的数据的最后一个条目已从行404中删除之后，控制器立即使该块402掉电。在一些实施方式中，在检测到行404中使用针对特定块402的数据的最后一个条目已从行404中删除之后，控制器进入等待期。如果在等待期期间控制器401确定另一条目要被置于使用与块402相关联的数据的行404中，则控制器401不会使块402掉电。如果在等待期期间控制器401确定没有条目要被置于使用与块402相关联的数据的行404中，则控制器401使块402掉电。33.针对块402掉电的等待期可以以任何技术上可行的方式确定。无论指令状态存储器310的状态如何，等待期都可以是恒定的，也可以根据指令状态存储器310的状态和/或由解码单元304解码的指令的状态而变化。在一些实施方式中，针对块402掉电的等待期是基于在空闲期期间让块402通电而消耗的电力与在空闲期期间使块402关掉并且然后再打开而节省的电力之间的比较。空闲期是块402变为空时与新条目被置于块402中时之间的周期数。在一些示例中，空闲期从指令分派单元300的状态得知。具体地，当块402变为空时，如果在指令分派单元300中有正在处理的指令，而在指令状态存储器310中还没有为指令生成使用块402的条目(例如，正在取出低延迟数据)，但是已知指令在块402变为空之后在一定数量的周期内将需要块402中的条目，则所述一定数量的周期是空闲期的持续时间。如果指令分派单元300中没有指令，则空闲期是默认空闲期，在一些实施方案中，默认空闲期是从指令分派单元接收到将需要块402中的空间的指令到该指令是实际上占用该块402的最小周期数量。在一些实施方式中，在空闲期中让块402打开与在空闲期期间使块402断电并且然后通电所消耗的电量是由设计者预先确定的。在该情况下，如果空闲期超过阈值，则指令状态存储器310被配置为断电并且然后再通电，并且如果空闲期小于或等于阈值，则被配置为保持通电，其中阈值是交叉点，在交叉点处，让块402通电而不是使块402断电并且然后使块402通电会变得更加耗电。在一些示例中，阈值是例如经由配置寄存器可编程的。34.在一些情况下，如果行404没有存储条目，则控制器401使该行断电。在一些实施方式中，在检测到行404中最后一个条目已从行404中删除之后，控制器立即使该行404掉电。在一些实施方式中，在检测到行404中最后一个条目已从行404中删除之后，控制器进入等待期。如果在等待期期间控制器401确定要将另一个条目置于行404中，则控制器401不会使行404掉电。如果在等待期期间控制器确定没有其他条目要置于行404中，则控制器401使行404掉电。35.针对行404掉电的等待期可以以任何技术上可行的方式确定。无论指令状态存储器310的状态如何，等待期都可以是恒定的，也可以根据指令状态存储器310的状态和/或由解码单元304解码的指令的状态而变化。在一些实施方式中，针对行404掉电的等待期是基于被通电的行404的数量。具体地，被通电的行越多，延迟404就越短。在一些实施方式中，针对行404掉电的等待期是基于被通电的其他行404中释放条目的数量。被通电的其他行404中的释放条目越多，延迟就越短。在一些实施方式中，等待期是基于飞行指令需要多少个条目。在一些实施方式中，指令状态存储器310确定如何以与上面关于是否使块402掉电的描述类似的方式使行404掉电，其中用术语“行404”替换术语“块402”。36.图5示出了根据示例的用于将新条目置于指令状态存储器310中的操作。控制器401试图将行404中的条目集群在一起，以便使可以被关掉的行404的数量最大化。具体地，当控制器401接收到新条目以置于指令状态存储器310中时，控制器401确定行404具有最少的空条目槽，同时还具有至少一个空条目槽，并且将新条目置于所识别的行404中的空条目槽之一中。在示例中，如果两个行404具有相同数量的空条目，则控制器401选择具有最新条目的行404。选择空条目槽数量最小的行404来接收新条目导致活动的总行404的数量减少，这允许使更多数量的行404掉电。37.在一些情况下，当确定新条目需要一种特定类型的低延迟数据，并且因此会要求特定块402会需要在条目所处的行404中被通电时，控制器401选择该块402已经被通电的行404，而不是该块402被断电的行404。在一些实施方式中，如果两行404具有相同数量的空条目，但是一行使新条目所需的块402通电而一行没有使该块402通电，则控制器401选择所需的块402被通电的行404。在一些实施方式中，控制器401选择所需块402被通电的行404，即使该行404的空条目比另一行404更多，只要所选择的行404是所需块402同样被通电的空条目数量最低的行404。在一些实施方式中，如果使所需块402通电的行404的空条目比所需块402被断电的另一行404更多，则控制器401选择该行，只要要选择的行404中的空条目数量在所需块402被断电的行404中的空条目数量的阈值数量或阈值百分比之内。38.图6是指令状态存储器310的示例性实施方式(simd单元指令状态存储器600)的框图。simd单元指令状态存储器600包括针对核心指令状态的块602、针对过滤权重的块604和针对参考数据的块606。39.如上所述，simd单元138执行包括指令序列的着色器程序。包括指令状态存储器310的指令分派单元300取出指令并对指令进行解码，并将解码后的指令和状态数据置于指令状态存储器310中。40.核心指令状态是一种信息，其识别需要对要执行的指令执行的操作。在示例中，指令是add指令，并且核心指令状态指示需要执行add操作。针对过滤权重的块604存储纹理指令的过滤权重。更具体地，一些指令要求应用过滤器来操纵纹理数据。过滤器可以包括基于指令标识确定的权重，并且这些权重可以应用于操作数，诸如纹理元素(texel)。在该示例中，过滤器权重是低延迟数据，并且纹理元素是高延迟数据。过滤器权重会响应于从低延迟数据块306中检索到而被置于针对过滤权重的块604中。41.针对参考数据的块606存储要由指令使用的参考数据。参考数据是要与另一个值比较的数据，诸如高延迟数据的项。在示例中，针对参考数据的块606存储用于z测试(有时也称为深度测试)的像素的深度值。在一些示例中，像素着色器程序对存储在深度缓冲区中的值执行深度测试。具体地，像素着色器将正在处理的像素的深度值与深度缓冲区中的值进行比较，并且可能因此丢弃像素和/或修改深度缓冲区。参考数据是像素的深度值，并且操作数是从深度缓冲区中检索到的值。42.指令通常使用针对核心指令状态的块602。因此，在一些实施方式中，当行404被通电时，针对核心指令状态的块602不被断电。指令可以使用针对过滤权重的块604或针对参考数据的块606中的一者或两者，这取决于指令的标识。因此，当指令位于特定行404中时，该指令使用的针对低延迟数据的块就被打开。在各种实施方式中，当控制器401确定使用过滤权重或参考数据中的一者或两者的指令要被置于那些块被断电的行404中时，控制器401使那些块被通电。43.图7是根据示例的用于将条目置于指令状态存储器310中的方法700的流程图。尽管关于图1至图6的系统进行了描述，但本领域技术人员将理解，被配置为以任何技术上可行的顺序执行方法700的步骤的任何系统都落入本公开的范围内。44.方法700从步骤702开始，其中指令状态存储器310的控制器401接收针对指令的指令状态存储器条目的信息。该信息从解码器304接收，并且指示与指令状态存储器条目相关联的指令使用哪种类型的低延迟数据。如果指令要求取出低延迟数据，则解码器304从低延迟数据块306请求该信息。解码器304也从高延迟数据块308请求高延迟数据。应注意，解码器304可以将指令扩展为多个微操作，并且每个微操作可能需要一个指令状态存储器条目。在这种情况下，方法700的各方面(诸如步骤704和706)或方法700的所有方面会对从指令生成的每个微操作进行重复。在一些实施方式中，聚类准则考虑指令所需的槽的总数，而不仅仅是一个槽。45.在步骤704处，控制器401基于聚类准则识别指令状态存储器310中的槽。聚类准则的存在是为了使更多条目集群到更少的行404中，以允许更多的行404被断电。在一些实施方式中，聚类准则还使条目集群到相同块402被通电和相同块402被断电的行404中。46.在一些实施方式中，聚类准则如下。控制器401试图将新条目置于具有最低、非零数量的空条目的行404中。该动作导致行404中的条目集中。47.在一些实施方式中，聚类准则还考虑已使用的行404中被通电的块402。在一个示例中，如果存在具有最小数量条目的多个行404(即，如果两个或更多个行404具有相同数量的空条目，所述数量也是空条目的最小数量)，则控制器401选择会导致最小数量的块402被通电的行404。例如，如果指令的新条目需要针对块2的低延迟数据，并且如果条目数量最小的一行404使块2通电并且条目数量最小的一行404使块2断电，则控制器401选择块2被通电的行404以放置新条目。在一些实施方式中，行404不必具有相同数量的空条目——如果行404的空条目数量在行404中的阈值空条目数量或最小空条目数量的百分比内，并且该行404使所需的块通电，而没有空条目数量较少的行404使所需的块通电，则控制器401选择所需的块被通电的该行404，而不是空条目数量较少的行404。在一些实施方式中，控制器401对于可以被通电的块402的每个可能组合或者对于可以被通电的块402的组合的子集，让一行404通电。在该实施方式中，对于新条目，控制器401选择具有最小数量的条目、也至少使所需的块402通电或者需要使最小数量的块402通电的行404。如果不存在具有空条目的行404，则控制器401使行404通电。类似地，如果没有行404使条目所需的块402通电，则控制器401使至少一个块402通电。在步骤706处，控制器401将指令状态存储器条目置于所识别的槽中。48.当所有高延迟数据针对指令状态存储器310中的指令都进入时，指令状态存储器310将指令发送给功能单元。此外，如果指令是行404中的最后一条指令，或者是行404中使用特定块402的最后一条指令，则控制器401使行404或块402掉电。掉电可能如本文别处所描述的发生在延迟之后。此外，如果在延迟期间需要行404或块402的新指令进入，则不会发生掉电。此外，在一些实施方式中，当指令的信息被发送到功能单元以供执行时，仅从实际上针对指令通电的块402中进行读取，并且因此从未被供电的块中进行读取不会消耗电力。49.应理解，基于本文的公开内容，许多变型是可能的。虽然上面以特定的组合描述了特征和要素，但是每个特征或要素可以单独使用而无需其他特征和要素，或者以具有或不具有其他特征和要素的各种组合使用。50.图中所示和/或本文所述的各种功能单元(包括但不限于处理器102、输入驱动器112、输入装置108、输出驱动器114、输出装置110、加速处理装置116、调度器136、图形处理流水线134、计算单元132、simd单元138、指令分派单元300、指令取出单元302、解码单元304、低延迟数据单元306、高延迟数据单元308、指令状态存储器310、或控制器401)可以被实施为通用计算机、处理器、或处理器核心，或者被实施为程序、软件、或固件，存储在非暂时性计算机可读介质中或另一介质中，可由通用计算机、处理器、或处理器核心执行。所提供的方法可以在通用计算机、处理器或处理器核心中实施。合适的处理器包括例如通用处理器、专用处理器、常规处理器、数字信号处理器(dsp)、多个微处理器、与dsp核心相关联的一个或多个微处理器、控制器、微控制器、专用集成电路(asic)、现场可编程门阵列(fpga)电路、任何其他类型的集成电路(ic)和/或状态机。可以通过使用处理后的硬件描述语言(hdl)指令的结果和包括网表的其他中间数据(此类指令能够存储在计算机可读介质上)配置制造工艺来制造这种处理器。这种处理的结果可以是掩模件，所述掩模件然后在半导体制造工艺中用于制造实施本公开的特征的处理器。51.本文提供的方法或流程图可以在并入非暂时性计算机可读存储介质的计算机程序、软件或固件中实施，以便由通用计算机或处理器执行。非暂时性计算机可读存储介质的示例包括只读存储器(rom)、随机存取存储器(ram)、寄存器、高速缓存存储器、半导体存储器装置、磁性介质(诸如内部硬盘和可移除磁盘)、磁光介质、以及光学介质(诸如cd-rom盘和数字多功能盘(dvd))。当前第1页12当前第1页12
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