垂直晶体管，集成电路，以及形成垂直晶体管及集成电路的方法与流程

1.本文中揭示的实施例涉及垂直晶体管、集成电路、形成垂直晶体管的方法，以及形成集成电路的方法。


背景技术：

2.存储器是一种类型的集成电路且用于计算机系统中以存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称为位线、数据线或感测线)及存取线(其也可称为字线、栅极线(gateline或gate line))对存储器单元进行写入或读取。数字线可沿着阵列的列使存储器单元导电互连，且存取线可沿着阵列的行使存储器单元导电互连。每一存储器单元可通过数字线及存取线的组合唯一地寻址。
3.存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在没有电力的情况下存储数据达延长时间段。常规上将非易失性存储器指定为具有至少约10年的保持时间的存储器。易失性存储器消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保持时间。无论如何，存储器单元经配置以在至少两种不同的可选状态中保持或存储存储器。在二进制系统中，所述状态被视为“0”或者“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个的信息电平或状态。
4.电容器是可用于存储器单元中的一种类型的电子组件。电容器具有由电绝缘材料隔开的两个电导体。作为电场的能量可静电地存储在此材料内。取决于绝缘体材料的组合物，经存储场将是易失性的或非易失性的。例如，仅包含sio2的电容器绝缘体材料将是易失性的。一种类型的非易失性电容器是铁电电容器，其具有铁电材料作为绝缘材料的至少部分。铁电材料的特征在于具有两个稳定的极化状态，且由此可包括电容器和/或存储器单元的可编程材料。铁电材料的极化状态可通过施加合适的编程电压而改变，且在移除编程电压之后(至少在一段时间内)保持。每一极化状态具有与另一个不同的电荷存储电容，且理想地可用于写入(即，存储)和读取存储器状态而不反转极化状态，直到期望反转此为止。不太理想的是，在具有铁电电容器的一些存储器中，读取存储器状态的动作可能反转极化。因此，在确定极化状态时，对存储器单元进行重写，以在其确定之后立即将存储器单元置于预读状态。无论如何，由于形成电容器的部分的铁电材料的双稳态特性，合并铁电电容器的存储器单元理想地是非易失性的。其它可编程材料可用作电容器绝缘体以使电容器是非易失性的。
5.场效应晶体管是可用于存储器单元中的另一类型的电子组件。这些晶体管包括一对导电源极/漏极区，所述源极/漏极区在其间具有半导电沟道区。导电栅极邻近沟道区且通过薄栅极绝缘体与沟道区分开。将合适电压施加到栅极允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极移除电压时，在很大程度上防止电流流过沟道区。场效应晶体管还可包含额外结构，例如可逆可编程电荷存储区作为栅极绝缘体与导电栅极之间的栅极构造的部分。无论如何，栅极绝缘体可为可编程的，例如是铁电的。
6.当然，电容器和晶体管可用于除存储器电路之外的集成电路中。


技术实现要素：

7.描述一种垂直晶体管。在一些实例中，所述垂直晶体管可包括：顶部源极/漏极区、底部源极/漏极区、垂直地位于所述顶部与底部源极/漏极区之间的沟道区，及可操作地横向邻近所述沟道区的栅极；及所述沟道区具有0.005到小于1原子百分比的元素形式h的平均浓度。
8.描述一种集成电路。在一些实例中，所述集成电路可包括：下阵列，其包括垂直晶体管；所述下阵列垂直晶体管个别包括下阵列顶部源极/漏极区、下阵列底部源极/漏极区、垂直地位于所述下阵列顶部与底部源极/漏极区之间的下阵列沟道区，及可操作地横向邻近所述下阵列沟道区的下阵列栅极；垂直晶体管的上阵列，其在垂直晶体管的所述下阵列上方间隔，所述上阵列垂直晶体管个别包括上阵列顶部源极/漏极区、上阵列底部源极/漏极区、垂直地位于所述上阵列顶部与底部源极/漏极区之间的上阵列沟道区，及可操作地横向邻近所述上阵列沟道区的上阵列栅极；绝缘材料，其垂直地位于所述下与上阵列之间且将它们相对于彼此间隔；及所述下阵列沟道区和所述上阵列沟道区个别具有0.005到小于1原子百分比的元素形式h的平均浓度。
9.描述一种形成垂直晶体管的方法，其中所述垂直晶体管包括顶部源极/漏极区、底部源极/漏极区、垂直地位于所述顶部与底部源极/漏极区之间的沟道区，及可操作地横向邻近所述沟道区的栅极。在一些实例中，所述方法可包括：在多个时间间隔的微波退火步骤中，使至少所述沟道区微波退火；所述多个时间间隔的微波退火步骤使所述沟道区中的元素形式h的平均浓度从其在所述多个时间间隔的微波退火步骤开始之前的情况降低，元素形式h的所述降低的平均浓度为0.005到小于1原子百分比。
10.描述一种形成集成电路的方法，其中集成电路包括：下阵列，其包括垂直晶体管；所述下阵列垂直晶体管个别包括下阵列顶部源极/漏极区、下阵列底部源极/漏极区、垂直地位于所述下阵列顶部与底部源极/漏极区之间的下阵列沟道区，及可操作地横向邻近所述下阵列沟道区的下阵列栅极；垂直晶体管的上阵列，其在垂直晶体管的所述下阵列上方间隔，所述下阵列垂直晶体管个别包括上阵列顶部源极/漏极区、上阵列底部源极/漏极区、垂直地位于所述上阵列顶部与底部源极/漏极区之间的上阵列沟道区，及可操作地横向邻近所述上阵列沟道区的上阵列栅极；绝缘材料垂直地位于所述下与上阵列之间且将它们相对于彼此间隔。在一些实例中，所述方法可包括：在多个时间间隔的微波退火步骤中，使至少所述上阵列沟道区微波退火；所述多个时间间隔的微波退火步骤使所述上阵列沟道区中的元素形式h的平均浓度从其在所述多个时间间隔的微波退火步骤开始之前的情况降低，元素形式h的所述降低的平均浓度为0.005到小于1原子百分比。
附图说明
11.图1是根据本发明的实施例的包括垂直晶体管的衬底的部分的图解剖面图。
12.图2是根据本发明的实施例的包括集成电路的衬底的部分的图解剖面图。
具体实施方式
13.本发明的实施例涵盖形成包括一或多个垂直晶体管的集成电路的方法，及独立于制造方法的一或多个垂直晶体管。根据方法实施例制造的垂直晶体管可具有如本文中在结构实施例中描述的属性中的任何者。在图1中通过实例展示作为构造10的部分的根据本发明的实施例的第一实例垂直晶体管14。构造10包括基底衬底11，基底衬底11具有导电/导体/传导、半导电/半导体/半传导或绝缘性/绝缘体/绝缘(即，在本文中电性地)材料12中的任何一或多者。已在基底衬底11上方竖向形成各种材料。材料可在图1描绘的材料旁边、竖向内部或竖向外部。例如，集成电路的其它部分或完全制造的组件可设置在基底衬底11上方、周围或其内的某处。仅展示一个垂直晶体管14，但构造10可包括多个相同或不同构造的垂直晶体管，例如根据本发明，制造成包含一或多个垂直晶体管的阵列。
14.垂直晶体管14包括顶部源极/漏极区16、底部源极/漏极区18、垂直地位于分别顶部与底部源极/漏极区16、18之间的沟道区20，及可操作地横向邻近沟道区20(例如，在其横向旁边)的栅极22(即，导电材料)。栅极绝缘体24(例如，二氧化硅、氮化硅、高k材料和/或铁电材料)在栅极22与沟道区20之间。为了简洁和清晰起见，实例所描绘组件仅在图1中展示为垂直横截面。实例源极/漏极区和沟道区可呈例如延伸进出图1所在的页面的平面的同延纵向伸长线的形式。替代地且仅作为实例，此在水平横截面(未展示)中可为圆形、矩形、椭圆形、三角形等。栅极绝缘体24和/或栅极22可在外围环绕此类结构，或替代地，仅作为实例，仅部分围绕此类结构，或仅在垂直横截面中的一个横向侧上(未展示)。仅作为实例，区16、18和20可包括一或多种适当掺杂的晶体半导体材料，例如硅、锗和所谓的iii/v族半导体材料(例如gaas、inp、gap和gan)中的一或多者，其中源极/漏极区16和18经充分掺杂以导电，且沟道区20无掺杂或经充分掺杂以半导电，以在晶体管的“导通”状态下传导且在“关断”状态下不传导。
15.沟道区20具有0.005到小于1原子百分比的元素形式h的平均浓度，在一项实施例中不超过0.5原子百分比的元素形式h的平均浓度，在一项实施例中不超过0.25原子百分比的元素形式h的平均浓度，在一项实施例中不超过0.1原子百分比的元素形式h的平均浓度，且在一项实施例中不超过0.01原子百分比的元素形式h的平均浓度。在一项实施例中，所有沟道区20具有0.005到小于1原子百分比的元素形式h的浓度。在一项实施例中，沟道区20包括硅。可在其中例如由包括在其中具有氢原子的化合物或物种的沉积气体形成垂直晶体管14的制造工艺中引入元素形式h。元素形式h的某种存在可有利于垂直晶体管的操作，但是1原子百分比或更多的浓度是不利的，且无论如何，可在加热时在沟道区20中产生不希望的空隙空间。
16.如本文中关于其它实施例展示和/或描述的任何(若干)其它属性或(若干)方面可用于关于上述实施例所展示和描述的实施例中。
17.本发明的实施例涵盖集成电路，例如，如关于图2中的构造10a所展示。已酌情使用来自上述实施例的相同数字，其中与构造10的一些差异用后缀“a”、“l”、“u”或用不同的数字指示。构造10a包括实例堆叠26，堆叠26包括层级28、30和32。构造10a可具有比所展示更多的层级。构造10a的集成电路包括下阵列34，下阵列34包括垂直晶体管14l。此类晶体管个别包括下阵列顶部源极/漏极区16l、下阵列底部源极/漏极区18l、垂直地位于下阵列顶部与底部源极/漏极区之间的下阵列沟道区20l，及可操作地横向邻近下阵列沟道区20l的下
阵列栅极22l。下阵列垂直晶体管14l的区18l、16l、20l和22l可相应地具有上文关于18、16、20和22描述的属性中的任何者。
18.构造10a的集成电路包括在垂直晶体管14l的下阵列34上方间隔的垂直晶体管14u的上阵列36。上阵列垂直晶体管14u个别包括上阵列顶部源极/漏极区16u、上阵列底部源极/漏极区18u、垂直地位于上阵列顶部与底部源极/漏极区之间的上阵列沟道区20u，及可操作地横向邻近上阵列沟道区20u的上阵列栅极22u。上阵列垂直晶体管14u的区18u、16u、20u和22u可相应地具有上文关于18、16、20和22描述的属性中的任何者。绝缘材料38(例如，二氧化硅和/或氮化硅)垂直地位于下阵列34与上阵列36之间且将它们彼此间隔(例如，作为分离层级28和32的层级30)。实例层级28和32被展示为包括绝缘材料40，绝缘材料40可为与绝缘材料38相同或不同的组合物。
19.下阵列沟道区20l和上阵列沟道区20u个别具有0.005到小于数字1原子百分比的元素形式h的平均浓度。
20.在一项实施例中，构造10a的集成电路包括在下阵列沟道区20l和下阵列栅极22l横向之间的下阵列栅极绝缘体24l。此外，下阵列34包括电容器45，电容器45个别包括在一对下阵列电容器电极52、54之间的下阵列电容器绝缘体50(例如，二氧化硅、氮化硅、高k材料和/或铁电材料)。在此实施例中，集成电路包括(a)和(b)中的至少一者，其中：
21.(a)下阵列垂直晶体管中的至少一者，其具有包括金属氧化物的其下阵列栅极绝缘体，其中金属是pb、zr、hf、ru和ti中的一或多者；和
22.(b)下阵列电容器中的至少一者，其具有包括金属氧化物的其下阵列电容器绝缘体。在一项实施例中，集成电路包括(a)，在一项实施例中包括(b)，且在一项实施例中包括(a)和(b)两者。
23.在一项实施例中，构造10a的集成电路包括在上阵列沟道区20u和上阵列栅极22u横向之间的上阵列栅极绝缘体24u。此外，上阵列36包括电容器55，电容器55个别包括在一对上阵列电容器电极62、64之间的上阵列电容器绝缘体60。上阵列电容器55可为与下阵列电容器45相同的构造或与下阵列电容器45不同的构造。无论如何，在此实施例中，集成电路包括(c)和(d)中的至少一者，其中：
24.(c)上阵列垂直晶体管中的至少一者，其具有包括金属氧化物的其上阵列栅极绝缘体；及
25.(d)上阵列电容器中的至少一者，其具有包括金属氧化物的其上阵列电容器绝缘体。在一项实施例中，集成电路包括(c)，在一项实施例中包括(d)，且在一项实施例中包括(c)和(d)两者。
26.在一项实施例中，下阵列沟道区20l包括金属氧化物，其中金属是in、ga和zn中的一或多者，且在一项实施例中基本上由此金属氧化物组成。在一项实施例中，上阵列沟道区20u包括金属氧化物，且在一项此实施例中基本上由此金属氧化物组成。
27.在一项实施例中，下阵列34包括至少一些电子组件，所述电子组件包括金属氧化物、金属氮化物或除金属氧化物之外的金属硫属化物中的至少一者，其中所述金属氧化物、金属氮化物或金属硫属化物的金属是zr、hf、al、ta、nb、ni、co、in、ge、sb、be、ti、zn和ga中的一或多者。此类电子组件可为任何现有的或未来开发的组件，例如晶体管、电容器、二极管、晶闸管、忆阻器等，包含图2中展示的晶体管和/或电容器中的一或多者。在一项此实施
例中，上阵列36还包括至少一些电子组件，所述电子组件包括金属氧化物、金属氮化物或除金属氧化物之外的金属硫属化物中的至少一者。
28.在一项实施例中，上阵列垂直晶体管14u和下阵列垂直晶体管14l个别包括存储器单元。例如且仅作为实例，电容器电极52或54中的一者可与源极/漏极区18l或16l中的一者直接电耦合(未展示)，而形成包括一个电容器和一个晶体管的个别存储器单元(未展示)。关于上阵列垂直晶体管14u和电容器电极52或54以及源极/漏极区18u或16u，此同样适用。替代地且仅作为实例，晶体管14l和14u中的一者或两者的栅极绝缘体可为铁电的，且可例如在没有任何单独/额外电容器的情况下形成非易失性存储器单元。
29.上文描述的各种组件可在层级内和/或层级间相对于彼此互连(未展示)，且导电通路(未展示)可延伸穿过此类层中的一或多者以与上方和/或下方的电路连接(未展示)。
30.可使用本文中关于其它实施例展示和/或描述的任何(若干)其它属性或(若干)方面。
31.本发明的实施例包括用于形成包括垂直晶体管的集成电路的方法，且包括形成垂直晶体管的方法。根据方法实施例形成的垂直晶体管可具有上文关于结构实施例描述的属性中的任何者。垂直晶体管的结构实施例可具有下文关于方法实施例描述的属性中的任何者。在一项实施例中，方法包含形成垂直晶体管(例如，14)，所述垂直晶体管包括顶部源极/漏极区(例如，16)、底部源极/漏极区(例如，18)、垂直地位于顶部与底部源极/漏极区之间的沟道区(例如，20)，及可操作地横向邻近沟道区20的栅极(例如，22)。进行多个时间间隔的微波退火步骤以使至少沟道区微波退火。多个时间间隔的微波退火步骤使沟道区中的元素形式h的平均浓度从其在多个时间间隔的微波退火步骤开始之前的情况降低。元素形式h的降低的平均浓度为0.005到小于1原子百分比。
32.所属领域的技术人员能够选择适合的微波功率电平和时间间隔步骤的数量，以实现元素形式h浓度的降低且降低到0.005到小于1原子百分比。时间间隔的微波退火步骤可相对于彼此处于相同的功率电平，或可相对于彼此处于两个或更多个不同的功率电平。此外，在时间间隔的微波退火步骤中，功率电平不必是恒定的。时间间隔的微波退火步骤可相对于彼此具有相同的时间长度，或可相对于彼此具有两个或更多个不同的时间长度。此外，所陈述的微波退火步骤之间的时间可相对于彼此相同或可相对于彼此具有两个或更多个不同的时间长度。在一些实施例中，时间间隔的微波退火步骤的紧邻者之间的微波功率仍然施加，但从时间间隔的微波退火步骤降低，且在另一实施例中，时间间隔的微波退火步骤的紧邻者之间的微波功率为0瓦。仅作为实例，循环微波退火期间的微波功率为100瓦到20,000瓦，时间紧邻的退火步骤之间的时间长度为1秒到1小时，且时间紧邻的退火步骤之间的微波功率为0瓦到低于时间紧邻的退火步骤期间的最小功率的某个值(例如，在时间紧邻的退火步骤之间低于100瓦)。
33.在一项实施例中，在多个时间间隔的微波退火步骤期间(例如在已形成上源极/漏极区16的材料之前)，沟道区向上暴露。替代地，作为实例，在多个时间间隔的微波退火步骤期间，沟道区的顶部被材料覆盖，例如此直到在已形成上源极/漏极区16的材料之后才发生。
34.在一项实施例中，沟道区和在沟道区下方的材料的温度在所有多个时间间隔的微波退火步骤期间绝不超过450℃，在一项实施例中，在所有多个时间间隔的退火步骤期间绝
不下降到低于300℃(即，在最初达到300℃之后，如果在退火步骤开始时衬底低于所述温度)，且在一项实施例中，在所有多个时间间隔的微波退火步骤期间从300℃到450℃。
35.在一项实施例中，沟道区中的元素形式h的浓度降低至少10％，在一项实施例中降低至少2倍，在一项实施例中降低至少10倍，在一项实施例中降低至少100倍，且在一项实施例中降低至少200倍。
36.可使用本文中关于其它实施例展示和/或描述的任何(若干)其它属性或(若干)方面。
37.在一项实施例中，一方法包含形成集成电路，所述集成电路包括下阵列(例如，34)，所述下阵列包括垂直晶体管(例如，14l)，所述垂直晶体管个别包括下阵列顶部源极/漏极区(例如，16l)、下阵列底部源极/漏极区(例如，18l)、垂直地位于下阵列顶部与底部源极/漏极区之间的下阵列沟道区(例如，20l)，及可操作地横向邻近下阵列沟道区的下阵列栅极(例如，22l)。也形成在垂直晶体管的下阵列上方间隔的垂直晶体管(例如，14u)的上阵列(例如，36)。上阵列垂直晶体管个别包括上阵列顶部源极/漏极区(例如，16u)、上阵列底部源极/漏极区(例如，18u)、垂直地位于上阵列顶部与底部源极/漏极区之间的上阵列沟道区(例如，20u)，及可操作地横向邻近上阵列沟道区的上阵列栅极(例如，22u)。绝缘材料(例如，38)垂直地位于下与上阵列之间且将它们相对于彼此间隔。此方法还包括，在多个时间间隔的微波退火步骤中，使至少上阵列沟道区微波退火。多个时间间隔的微波退火步骤使上阵列沟道区中得元素形式h的平均浓度从其在多个时间间隔的微波退火步骤开始之前的情况降低，其中元素形式h的降低的平均浓度为0.005到小于1原子百分比。此类多个时间间隔的退火步骤也可应用于下阵列沟道区。可使用本文中关于其它实施例展示和/或描述的任何(若干)其它属性或(若干)方面。
38.上述(若干)处理或(若干)构造可被视为相对于组件阵列，所述组件阵列形成为在底层基底衬底上方或作为所述底层基底衬底的部分的此类组件的单个堆叠或单个层面，或在所述单个堆叠或单个层面内，或在此类组件的两个堆叠或两个层面内(尽管单个堆叠/层面及/或两个堆叠/层面中的每一者可具有多个层级)。用于操作或存取阵列内的此类组件的控制及/或其它外围电路也可作为完成构造的部分在任何地方形成，且在一些实施例中，可在阵列下方(例如，阵列下方的cmos)。无论如何，可在图中所展示或上文所描述的(若干)堆叠/(若干)层面上方及/或下方提供或制造一或多个额外此类(若干)堆叠/(若干)层面。此外，组件的(若干)阵列可在不同堆叠/层面中相对于彼此相同或不同，且不同堆叠/层面可具有相对于彼此相同或不同的厚度。中介结构可设置在垂直紧邻堆叠/层面(例如，额外电路及/或电介质层)之间。同样地，不同堆叠/层面可相对于彼此电耦合。多个堆叠/层面可单独且循序制造(例如，一个在另一个顶上)，或两个或更多个堆叠/层面可基本上同时制造。
39.上文论述的组合件及结构可用于集成电路(circuit/circuitry)中且可合并到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广范围的系统中的任何者，例如，相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明设备、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
40.在本文献中，除非另有指示，否则“竖向”、“较高”、“上”、“下”、“顶部”、“顶上”、“底
部”、“上方”、“下方”、“下”、“下面”、“向上”及“向下”一般参考垂直方向。“水平”是指沿着主衬底表面的大体方向(即，在10度以内)且可相对于在制造期间处理衬底的方向，且垂直是与水平大体正交的方向。对“完全水平”的引用是沿着主衬底表面的方向(即，未与其成角度)且可相对于在制造期间处理衬底的方向。此外，如本文中使用的“垂直”及“水平”是相对于彼此的大体垂直方向，且独立于衬底在三维空间中的定向。另外，“竖向延伸”及“在竖向上延伸”是指从完全水平偏离至少45
°
的方向。此外，关于场效应晶体管“在竖向上延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似者是参考晶体管的沟道长度的定向，在操作中，电流沿着所述定向在源极/漏极区之间流动。对于双极结晶体管，“在竖向上延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似者是参考基底长度的定向，在操作中，电流沿着所述定向在射极与集电极之间流动。在一些实施例中，在竖向上延伸的任何组件、特征及/或区垂直地延伸或在垂直的10
°
以内延伸。
41.此外，“在
…
正上方”、“在
…
正下方”及“在
…
正下面”要求两个所述区/材料/组件相对于彼此有至少一些横向重叠(即，水平地)。而且，使用前面未加“正”的“在
…
上方”仅要求所述区/材料/组件在另一区/材料/组件上方的某部分在所述另一区/材料/组件的竖向外部(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面未加“正”的“在
…
下方”及“在
…
下”仅要求所述区/材料/组件在另一区/材料/组件下方/下的某部分在所述另一区/材料/组件的竖向内部(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。
42.本文中描述的材料、区及结构中的任何者可为均质的或非均质的，且无论如何可在此上覆的任何材料上方连续或不连续。在为任何材料提供一或多个实例组合物的情况下，所述材料可包括此(类)一或多个组合物、基本上由所述此(类)一或多个组合物组成或由所述此(类)一或多个组合物组成。此外，除非另有陈述，否则可使用任何合适的现有或未来开发的技术来形成每一材料，实例为原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入。
43.另外，“厚度”本身(之前没有方向形容词)被定义为从不同组合物的紧邻材料或紧邻区的最靠近表面垂直通过给定材料或区的平均直线距离。另外，本文中描述的各种材料或区可具有大体上恒定厚度或可变厚度。如果具有可变厚度，那么厚度是指平均厚度，除非另有指示，且此材料或区将由于厚度可变而具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组合物”仅要求可彼此直接抵靠的两个所述材料或区的所述部分在化学及/或物理上不同(例如，如果此类材料或区并非均质的)。如果两个所述材料或区未彼此直接抵靠，那么“不同组合物”仅要求两个所述材料或区彼此最靠近的所述部分在化学及/或物理上不同(如果此类材料或区并非均质的)。在本文献中，在材料、区或结构相对于彼此存在至少某一物理触碰接触时，所述材料、区或结构“直接抵靠”另一者。相比之下，前面未加“直接”的“在
…
上方”、“在
…
上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中(若干)中介材料、(若干)区或(若干)结构导致所述材料、区或结构相对于彼此未物理触碰接触的构造。
44.在本文中，如果在正常操作中，电流能够从区-材料-组件中的一者连续流动到另一者且在充分产生亚原子正及/或负电荷时主要通过亚原子正及/或负电荷的移动进行此流动，那么区-材料-组件彼此“电耦合”。另一电子组件可在区-材料-组件之间且电耦合到
区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有中介电子组件(例如，没有二极管、晶体管、电阻器、换能器、开关、保险丝等)。
45.在本文献中，“行”及“列”的任何使用是为了方便区分一系列或定向的特征与另一系列或定向的特征，且组件已或可沿着所述特征形成。“行”及“列”关于任何系列的区、组件及/或特征同义地使用而与功能无关。无论如何，行可为笔直的及/或弯曲的及/或相对于彼此平行及/或不平行，列也可如此。此外，行及列可相对于彼此按90
°
或一或多个其它角度(即，除了直角之外)相交。
46.本文中的导电/导体/传导材料中的任何者的组合物可为金属材料及/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两个或更多个元素金属的任何混合物或合金及任何一或多种导电金属化合物中的任一者或组合。
47.本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积及/或形成(forming/formation)的“选择性”的任何使用是一个所述材料相对于另一(若干)所述材料以按体积计至少2:1的速率如此作用的动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是对于至少前75埃的沉积、生长或形成以按体积计至少2:1的速率相对于另一所述材料或若干材料沉积、生长或形成一种材料。
48.除非另有指示，否则本文中“或”的使用涵盖任一者及两者。
49.结论
50.在一些实施例中，垂直晶体管包括顶部源极/漏极区、底部源极/漏极区、垂直地位于顶部与底部源极/漏极区之间的沟道区，及可操作地横向邻近沟道区的栅极。沟道区具有0.005到小于1原子百分比的元素形式h的平均浓度。
51.在一些实施例中，集成电路包括下阵列，所述下阵列包括垂直晶体管。下阵列垂直晶体管个别包括下阵列顶部源极/漏极区、下阵列底部源极/漏极区、垂直地位于下阵列顶部与底部源极/漏极区之间的下阵列沟道区，及可操作地横向邻近下阵列沟道区的下阵列栅极。垂直晶体管的上阵列在垂直晶体管的下阵列上方间隔。上阵列垂直晶体管个别包括上阵列顶部源极/漏极区、上阵列底部源极/漏极区、垂直地位于上阵列顶部与底部源极/漏极区之间的上阵列沟道区，及可操作地横向邻近上阵列沟道区的上阵列栅极。绝缘材料垂直地位于下与上阵列之间且将它们相对于彼此间隔。下阵列沟道区和上阵列沟道区个别具有0.005到小于1原子百分比的元素形式h的平均浓度。
52.在一些实施例中，一种形成垂直晶体管的方法，所述垂直晶体管包括顶部源极/漏极区、底部源极/漏极区、垂直地位于顶部与底部源极/漏极区之间的沟道区，及可操作地横向邻近沟道区的栅极，所述方法包括在多个时间间隔的微波退火步骤中，使至少沟道区微波退火。多个时间间隔的微波退火步骤使沟道区中的元素形式h的平均浓度从其在多个时间间隔的微波退火步骤开始之前的情况降低。元素形式h的降低的平均浓度为0.005到小于1原子百分比。
53.在一些实施例中，形成集成电路的方法包括形成包括垂直晶体管的下阵列。下阵列垂直晶体管个别包括下阵列顶部源极/漏极区、下阵列底部源极/漏极区、垂直地位于下阵列顶部与底部源极/漏极区之间的下阵列沟道区，及可操作地横向邻近下阵列沟道区的下阵列栅极。垂直晶体管的上阵列在垂直晶体管的下阵列上方间隔。上阵列垂直晶体管个别包括上阵列顶部源极/漏极区、上阵列底部源极/漏极区、垂直地位于上阵列顶部与底部
源极/漏极区之间的上阵列沟道区，及可操作地横向邻近上阵列沟道区的上阵列栅极。绝缘材料垂直地位于下与上阵列之间且将它们相对于彼此间隔。方法包括，在多个时间间隔的微波退火步骤中，使至少上阵列沟道区微波退火。多个时间间隔的微波退火步骤使上阵列沟道区中的元素形式h的平均浓度从其在多个时间间隔的微波退火步骤开始之前的情况降低。元素形式h的降低的平均浓度为0.005到小于1原子百分比。
54.根据法规，本文中所揭示的标的物已用或多或少特定于结构及方法特征的语言进行描述。然而，应理解，权利要求书不限于所展示及描述的特定特征，因为本文中所揭示的手段包括实例实施例。因此，权利要求书应按字面意义被赋予全范围，且应根据等同原则适当地解释。